WO2007116440A1

WO2007116440A1 - 半導体装置の製造方法

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Publication number: WO2007116440A1
Application number: PCT/JP2006/306651
Authority: WO
Inventors: Wensheng Wang
Original assignee: Fujitsu Limited
Priority date: 2006-03-30
Filing date: 2006-03-30
Publication date: 2007-10-18
Also published as: KR101262432B1; KR20080098064A; JP5018772B2; JPWO2007116440A1; US20090029485A1

Abstract

　導電性プラグ（１）の上方に、導電性下部構造（２）を介して、下部電極（３）と上部電極（５）との間に強誘電体膜（４）が挟持されてなるキャパシタを形成し、上部電極（５）上に、導電性下部電極構造（２）をパターニングする際に用いるハードマスク（６）を形成する。続いて、少なくとも強誘電体膜（４）の露出部分を覆う保護膜（７）を形成し、その後、酸素ガスの雰囲気中で強誘電体膜（４）に対して熱処理を行う。このように、強誘電体膜（４）に対する熱処理を行う前に、保護膜（７）を形成しておくことにより、当該熱処理の際に、強誘電体膜（４）の構成元素が外部へ放出されることを阻止する。更に、当該熱処理を、導電性下部電極構造（２）がパターニングされていない状態で行うことにより、導電性プラグ（１）への酸素の侵入を遮断する。

Description

明細書

半導体装置の製造方法

技術分野

[0001] 本発明は、強誘電体キャパシタを有する半導体装置の製造方法に関する。

背景技術

[0002] 近年、デジタル技術の進展に伴!、、大容量のデータを高速に処理又は保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積ィ匕及び高性能化が要求されている。

[0003] そこで、半導体記憶装置に関しては、例えば DRAMの高集積ィ匕を実現するため、 DRAMを構成する容量素子 (キャパシタ)の容量絶縁膜として、従来用いられてきた珪素酸化物や珪素窒化物に替えて、強誘電体材料や高誘電率材料を用いる技術が広く研究開発され始めて、る。

[0004] また、より低電圧で且つ高速での書き込み動作や読み出し動作が可能な不揮発性 RAMを実現するために、容量絶縁膜として、自発分極特性を有する強誘電体を用いる技術も盛んに研究開発されている。このような半導体記憶装置は、強誘電体メモリ (FeRAM： Ferroelectric Random Access Memory)と呼はれる。

[0005] 強誘電体メモリには、強誘電体膜が容量絶縁膜として 1対の電極間に挟み込まれて構成される強誘電体キャパシタが備えられている。そして、強誘電体メモリでは、強誘電体膜のヒステリシス特性を利用して情報を記憶する。

[0006] この強誘電体膜は、電極間の印加電圧に応じて分極を生じ、印加電圧が取り去されても自発分極特性を有する。また、印加電圧の極性を反転すれば、強誘電体膜の自発分極の極性も反転する。したがって、この自発分極を検出すれば、情報を読み出すことができる。強誘電体メモリは、フラッシュメモリに比べて低電圧で動作し、省電力で且つ高速の書き込み動作が可能である。

[0007] 強誘電体メモリは、その構造によりプレーナ型とスタック型とに大別される。前者のプレーナ型強誘電体メモリは、強誘電体キャパシタの上部電極及び下部電極の電気的接続を上方からとる構造である。後者のスタック型強誘電体メモリは、強誘電体キヤパシタの上部電極の電気的接続を上方からとり、下部電極の電気的接続を下方に位置する導電性プラグを介してとる構造である。

[0008] 近時では、強誘電体メモリにおいても、他の半導体デバイスと同様に、より一層の高集積化や高性能化が要請されており、今後、益々のメモリセルの微細化が必要となつてくる。このメモリセルの微細化には、プレーナ型の構造に替えて、スタック型の構造を採用することが有効であることが知られて、る。

[0009] また、強誘電体キャパシタのキャパシタ膜である強誘電体膜には、その結晶性が劣化せずに、優れた強誘電体特性を有することが求められている。しカゝしながら、スパッタリング法等を用いて強誘電体膜上に上部電極を成膜する際や、強誘電体膜をエツチングによりパターユングする際には、強誘電体膜が物理的な損傷を受ける。この結果、強誘電体膜の結晶構造の一部が破壊され、強誘電体膜特性が劣化してしまう。

[0010] そこで、従来のスタック型強誘電体メモリの製造方法にお!、ては、上部電極膜、強誘電体膜及び下部電極膜等をパターユングして強誘電体キャパシタを形成した後に、強誘電体膜の結晶構造の回復を図る目的で、酸素ガスの雰囲気中でァニール処理を行うようにしている。

[0011] ところが、スタック型強誘電体メモリの場合、導電性プラグ上に形成された各膜に対して一括したエッチングを行って強誘電体キャパシタを形成するため、当該強誘電体キャパシタの形成後に上述した酸素ガスの雰囲気中でァニール処理を行うと、層間絶縁膜の界面を通じて酸素が導電性プラグに侵入し、導電性プラグが酸化されてしまうという不具合が生じる。この導電性プラグの酸ィ匕は、配線抵抗の増大を招く要因となる。

[0012] この不具合を解消するために、下記の特許文献 1には、強誘電体キャパシタのバタ一ユングの際に、下部電極以下の膜をパターユングせずに残した状態で、上述した酸素ガスの雰囲気中でァニール処理を行う技術が開示されている。

[0013] 特許文献 1：特開 2004— 356464号公報

発明の開示

[0014] し力しながら、特許文献 1のスタック型強誘電体メモリの製造方法では、導電性ブラグの酸ィ匕を回避することはできるものの、強誘電体膜の結晶構造の回復を図る目的で行ったァニール処理の際に、当該強誘電体膜から構成元素の一部（例えば、強誘電体膜がチタン酸ジルコン酸鉛 (PZT)の場合には Pb)が放出され、強誘電体膜に多くの空孔が形成されてしまうという問題があった。強誘電体メモリのキャパシタ膜である強誘電体膜のこのような欠陥は、強誘電体キャパシタのスイッチング特性を低下さ ·¾:る要因となるちのである。

[0015] 即ち、近時のスタック型強誘電体メモリにおいては、キャパシタ膜の結晶構造の回復を目的とした熱処理を行った際に、導電性プラグを酸ィ匕させること無ぐ且つ、キヤパシタ膜を空孔のない緻密な膜で形成することが困難であった。

[0016] 本発明は上述した問題に鑑みてなされたものであり、導電性プラグの酸ィ匕を回避すると共に、緻密なキャパシタ膜の形成を実現する半導体装置の製造方法を提供することを目的とする。

[0017] 本発明の半導体装置の製造方法は、半導体基板の上方に導電性プラグを形成する工程と、前記導電性プラグ上に、導電性下部構造を形成する工程と、前記導電性下部構造上に、下部電極と上部電極との間にキャパシタ膜が挟持されてなるキャパシタを形成する工程と、前記上部電極の上方に、前記導電性下部構造をパターニングする際に用いるマスクを形成する工程と、前記マスクを形成した後、少なくとも前記キャパシタ膜の露出部分を覆う保護膜を形成する工程と、前記保護膜が形成された状態で、酸化性ガスの雰囲気中で前記キャパシタ膜に対して熱処理を行う工程とを含む。

図面の簡単な説明

[0018] [図 1A]図 1Aは、本発明に係る強誘電体メモリ（半導体装置)の製造方法を説明するための模式図である。

[図 1B]図 1Bは、本発明に係る強誘電体メモリ（半導体装置)の製造方法を説明するための模式図である。

[図 1C]図 1Cは、本発明に係る強誘電体メモリ（半導体装置)の製造方法を説明するための模式図である。

[図 2A]図 2Aは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 [図 2B]図 2Bは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。

[図 2C]図 2Cは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。

[図 3A]図 3Aは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。

[図 3B]図 3Bは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。

[図 3C]図 3Cは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。

[図 4A]図 4Aは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。

[図 4B]図 4Bは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。

[図 4C]図 4Cは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。

[図 5A]図 5Aは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。

[図 5B]図 5Bは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。

[図 5C]図 5Cは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。

[図 6A]図 6Aは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。

[図 6B]図 6Bは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。

[図 6C]図 6Cは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 [図 7A]図 7Aは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。

[図 7B]図 7Bは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。

[図 7C]図 7Cは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。

[図 8A]図 8Aは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。

[図 8B]図 8Bは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。

[図 8C]図 8Cは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。

[図 9A]図 9Aは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。

[図 9B]図 9Bは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。

[図 9C]図 9Cは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。

[図 10A]図 10Aは、本発明の実施形態の変形例に係る強誘電体メモリの製造方法を示す概略断面図である。

[図 10B]図 10Bは、本発明の実施形態の変形例に係る強誘電体メモリの製造方法を示す概略断面図である。

発明を実施するための最良の形態

一本発明の基本骨子

本発明者は、強誘電体膜に多くの空孔が形成されてしまう原因を究明すべく検討を重ねた結果、酸素ガスの雰囲気中におけるァニール処理の際に、強誘電体膜の露出部分力蒸気圧の高い構成元素が外部に放出されることに起因するということを見出した。 [0020] この点から、本発明者は、強誘電体膜を緻密な膜とするためには、当該熱処理を行つた際に、強誘電体膜の構成元素の外部への放出を阻止する必要があるということを思料した。そして、本発明者は、これらの見解に基づき、以下に示す発明の態様に想到した。

[0021] 図 1 A乃至図 1Cは、本発明に係る強誘電体メモリ（半導体装置)の製造方法を示す模式図である。

先ず、図 1Aに示すように、層間絶縁膜 8に形成された導電性プラグ 1上に、導電性下部電極構造 2を介して下部電極 3、強誘電体膜 4及び上部電極 5を有する強誘電体キャパシタが形成されている。更に、上部電極 5上には、導電性下部電極構造 2をパター-ングする際に用いるハードマスク 6が形成されて、る。

[0022] 次いで、本発明では、図 1Bに示すように、全面に保護膜 7を形成して、強誘電体膜 4の露出部分を保護膜 7で覆う。その後、保護膜 7が形成された状態で、酸素 (O )ガ

2 ス等の酸化性ガスの雰囲気中で強誘電体膜 4に対して熱処理を行う。このように、本発明では、強誘電体膜 4に対する熱処理を行う前に、予め強誘電体膜 4の露出部分を覆う保護膜 7を形成しておくことにより、当該熱処理を行った場合に生じる、強誘電体膜 4の構成元素の外部への放出を阻止するようにして、る。

[0023] また、本発明では、強誘電体膜 4に対する酸素ガスの雰囲気中におけるァニール処理を、導電性下部電極構造 2がパターユングされていない状態、即ち、導電性ブラグ 1及び層間絶縁膜 8上の全面に導電性下部電極構造 2が形成されている状態で行うようにしている。これにより、本発明では、導電性プラグ 1への酸素の侵入を遮断し、導電性プラグの酸化を回避する。

[0024] その後、図 1Cに示すように、保護膜 7をエッチングにより除去した後、ハードマスク 6 を用いたエッチングを行って、導電性下部電極構造 2のパターユングを行う。続いて、ハードマスク 6を除去して、強誘電体キャパシタを形成するようにしている。

[0025] 本発明を適用した具体的な実施形態

以下、本発明の実施形態について説明する。但し、ここでは、便宜上、強誘電体メモリの各メモリセルの断面構造については、その製造方法と共に説明する。

[0026] 図 2A〜図 9Cは、本発明の実施形態に係る強誘電体メモリ（半導体装置)の製造方法を示す概略断面図である。

[0027] まず、図 2Aに示すように、半導体基板 61に素子分離構造 62と、例えば pゥル 91 を形成し、更に、半導体基板 61上に、 MOSFET101、 102を形成するとともに、各 MOSFETを覆う例えば SiON膜 (シリコン酸窒化膜) 67を形成する。

[0028] 具体的には、まず、 Si基板等の半導体基板 61に素子分離構造、ここでは STI

(Shallow Trench Isolation)法による素子分離構造 62を形成し、素子形成領域を画定する。なお、本実施形態では、 STI法により素子分離構造を形成するようにしている力例えば、 LOCOS (Local Oxidation of Silicon)法により素子分離構造を形成するようにしてちょい。

[0029] 続いて、半導体基板 61の素子形成領域の表面に、例えばホウ素（B)を、例えば、エネルギー 300keV、ドーズ量 3. 0 X 10¹³cm_²の条件でイオン注入して、 pゥエル 9 1を形成する。続いて、半導体基板 61上に、例えば熱酸化法により、厚さ 3nm程度のシリコン酸ィ匕膜を形成する。続いて、シリコン酸ィ匕膜上に、 CVD法により、厚さ 180 nm程度の多結晶シリコン膜を形成する。続いて、多結晶シリコン膜及びシリコン酸ィ匕膜を、素子形成領域のみに残すパターユングを行って、シリコン酸ィ匕膜からなるゲート絶縁膜 63と、多結晶シリコン膜からなるゲート電極 64を形成する。このゲート電極 6 4は、ワード線の一部を構成する。

[0030] 続いて、ゲート電極 64をマスクとして、半導体基板 61の表面に、例えばリン（P)を、例えば、エネルギー 13keV、ドーズ量 5. 0 X 10¹⁴cm_²の条件でイオン注入して、 n_ 型の低濃度拡散層 92を形成する。続いて、全面に、 CVD法により、厚さ 300nm程度の SiO膜を形成した後、異方性エッチングを行って、当該 SiO膜をゲート電極 64

2 2 の側壁にのみ残して、サイドウォール 66を形成する。

[0031] 続いて、ゲート電極 64及びサイドウォール 66をマスクとして、半導体基板 61の表面に、例えば砒素（As)を、例えば、エネルギー 10keV、ドーズ量 5. O X 10¹⁴cm_²の条件でイオン注入して、 n+型の高濃度拡散層 93を形成する。

[0032] 続いて、全面に、例えばスパッタリング法により、例えば Ti膜を堆積する。その後、温度 400°C乃至 900°Cの熱処理を行うことによって、ゲート電極 64の多結晶シリコン膜と Ti膜がシリサイド反応し、ゲート電極 64の上面にシリサイド層 65が形成される。その後、フッ酸等を用いて、未反応の Ti膜を除去する。これにより、半導体基板 61上に、ゲート絶縁膜 63、ゲート電極 64、シリサイド層 65、サイドウォール 66、並びに低濃度拡散層 92及び高濃度拡散層 93からなるソース Zドレイン拡散層を備えた MOS FET101、 102が形成される。なお、本実施形態においては、 nチャンネル型の MO SFETの形成を例にして説明を行った力 pチャンネル型の MOSFETを形成するようにしてもよい。続いて、前面に、プラズマ CVD法により、厚さ 200nm程度の SiON 膜 67を形成する。

[0033] 次いで、図 2Bに示すように、層間絶縁膜 68、グルー膜 69a、 Wプラグ 69b及び 69c を形成する。

[0034] 具体的には、まず、 TEOS (tetraethyl orthosilicate)ガスを用いたプラズマ CVD法により、 SiON膜 67上に、厚さが lOOOnm程度のシリコン酸ィ匕膜を堆積した後、これを CMP法により平坦ィ匕し、シリコン酸ィ匕膜からなる層間絶縁膜 68を、厚さ 700nm程度で形成する。

[0035] 続いて、各 MOSFETの高濃度拡散層 93まで到達するビア孔 69dを、例えば 0. 2 5 /z m程度の径で層間絶縁膜 68及び SiON膜 67に形成する。その後、全面に、例えばスパッタリング法により、 Ti膜を厚さ 30nm程度、 TiN膜を厚さ 20nm程度で連続して積層する。

[0036] 続いて、更に、 CVD法により、当該各ビア孔 69d内を埋めるのに足る厚さの W膜を堆積した後、 CMP法により層間絶縁膜 68の表面が露出まで W膜、 TiN膜及び Ti膜を研磨して平坦ィ匕を行うことにより、ビア孔 69d内に、 Ti膜及び TiN膜からなるグルー膜 69aと、 Wプラグ 69b、 69cを形成する。 Wプラグ 69b、 69cは、層間絶縁膜 68の平坦面上に対して厚さ 300nm程度で形成される。ここで、 Wプラグ 69bは、各 MOSFE Tのソース Zドレイン拡散層のうちの一方と接続するものであり、 Wプラグ 69cは、他方と接続するものである。

[0037] 次いで、図 2Cに示すように、前面に、プラズマ CVD法により、厚さ 130nm程度のシリコン酸窒化膜 (SiON膜） 70を形成する。このシリコン酸窒化膜 70は、 Wプラグ 69 b、 69cの酸化を防止する酸化防止膜となる。ここでは、 SiON膜の替わりに、例えば、シリコン窒化膜やアルミナ膜 (Al O膜)を形成するようにしてもよい。続いて、シリコン酸窒化膜 70上に、 TEOSを原料としたプラズマ CVD法により、厚さ 300nm程度のシリコン酸ィ匕膜からなる層間絶縁膜 71を形成する。

[0038] 次いで、図 3Aに示すように、グルー膜 72a及び Wプラグ 72bを形成する。

[0039] 具体的には、まず、 Wプラグ 69bの表面を露出させるビア孔 72cを、例えば 0. 25 μ m程度の径で層間絶縁膜 71及びシリコン酸窒化膜 70に形成する。その後、全面に

、スパッタリング法により、 Ti膜を厚さ 30nm程度、 TiN膜を厚さ 20nm程度で連続して積層する。

[0040] 続いて、更に、 CVD法により、当該各ビア孔 72c内を埋めるのに足る厚さの W膜を堆積した後、 CMP法により層間絶縁膜 71の表面が露出まで W膜、 TiN膜及び Ti膜を研磨して平坦ィ匕を行うことにより、ビア孔 72c内に、グルー膜 72a及び Wプラグ 72b を形成する。

[0041] この場合の CMP法では、研磨対象である W膜、 TiN膜及び Ti膜の研磨速度が下地の層間絶縁膜 71よりも速くなるようなスラリ、例えば、 Cabot Microelectronics Corp oration製の商品名 SSW2000を使用する。そして、この場合、層間絶縁膜 71上に研磨残を残さないために、この CMP法による研磨では、その研磨量が W膜、 TiN膜及び Ti膜の合計膜厚よりも厚く設定される。その結果、図 3Aに示すように、 Wプラグ 72 bの上面の位置が層間絶縁膜 71の上面の位置よりも低くなり、凹部（以下、この凹部を「リセス」と称する） 72d力形成される。このリセス 72dの深さは 20nm〜50nm程度であり、典型的には、 50nm程度である。

[0042] その後、層間絶縁膜 71の表面を、 NH (アンモニア)ガスの雰囲気中でプラズマ処

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理し、層間絶縁膜 71の表面の酸素原子に NH基を結合させる。このアンモニアガスを用いたプラズマ処理は、例えば、半導体基板 61に対して 9mm (350mils)程度離間した位置に対向電極を有する平行平板型のプラズマ処理装置を用いて、圧力 26 6Pa (2. OTorr)程度、基板温度 400°C程度で保持された処理容器中に、アンモニァガスを流量 350sccm程度で供給し、半導体基板 61に 13. 56MHz程度の高周波を電力 100W程度、また、前記対向電極に 350kHz程度の高周波を電力 55W程度、それぞれ 60秒間程度で供給することにより行われる。

[0043] 次いで、図 3Bに示すように、リセス 72dを埋めるとともに、層間絶縁膜 71上を覆う Ti N (窒化チタン)膜 73を形成する。

[0044] 具体的には、まず、前面に、例えば、半導体基板 61とターゲットの間の距離を 60m m程度に設定したスパッタリング装置を用いて、圧力 0. 15Pa (l. l X 10^_3Torr)程度の Ar雰囲気下で、基板温度 20°C程度、 DC電力 2. 6kW程度を 7秒間程度供給するスパッタリング法により、厚さ lOOnm程度の Ti膜を形成する。この Ti膜は、アンモユアガスを用いてプラズマ処理された層間絶縁膜 71上に形成されているため、その T源子が層間絶縁膜 71の酸素原子に捕獲されることなぐ層間絶縁膜 71の表面を自在に移動することができ、その結果、結晶面が（002)面に配向した自己組織ィ匕された Ti膜となる。

[0045] 続いて、この Ti膜に対して、窒素雰囲気中で、温度 650°C程度、時間 60秒程度の RTA (Rapid Thermal Annealing)による熱処理を行うことによって、下地導電膜となる厚さ lOOnm程度の TiN膜 73を形成する。ここで、 TiN膜 73は、その結晶面が（111 )面に配向したものとなる。また、この下地導電膜の厚さは、 ΙΟΟηπ！〜 300nm程度が好ましぐ本実施形態では lOOnm程度としている。この下地導電膜としては、 TiN 膜に限らず、例えば、タングステン (W)膜、シリコンば) )膜及び銅 (Cu)膜を用い

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ることち可會である。

[0046] なお、この状態では、 TiN膜 73は、リセス 72dの形状を反映してその上面に凹部が形成され、当該 TiN膜 73の上方に形成される強誘電体膜の結晶性が劣化する（強誘電体膜の配向が不均一になる）要因となる。これにより、強誘電体キャパシタのスィツチング電荷量が低下し、強誘電体メモリの信頼性が低下すると共に、低電圧動作が困難になるという問題が発生する。そこで、本実施形態では、図 3Bに示すように、 CMP法により TiN膜 73の上面を研磨して平坦ィ匕し、上述した凹部を除去するようにする。この CMP法で使用するスラリは特に限定されないが、本実施形態では前述した Cabot Microelectronics Corporation製の商品名 SSW2000を使用する。

[0047] この平坦化された TiN膜 73の層間絶縁膜 71上の厚さは、研磨誤差に起因して半導体基板 61の面内や、複数の半導体基板間でバラツキが生じる。このバラツキを考慮して、本実施形態では、当該 CMP法による研磨時間を制御して、平坦化後の厚さの目標値を 50ηπ！〜 lOOnm程度としている。本実施形態では、平坦化された TiN膜 73の層間絶縁膜 71上の厚さを 50nm程度としている。

[0048] また、 TiN膜 73に対し CMP法による平坦ィ匕を行った後では、当該 TiN膜 73の上面付近の結晶が研磨によって歪んだ状態となっている。そして、上方に形成される強誘電体キャパシタの下部電極カこの歪みの影響を受けると、下部電極の結晶性が劣化し (下部電極の配向が不均一となり）、ひいては、その上に形成される強誘電体膜の結晶性が劣化する（強誘電体膜の配向が不均一となる）ことになる。

[0049] このような不具合を回避するために、本実施形態では、図 3Cに示すように、平坦ィ匕が行われた TiN膜 73の上面を、 NH (アンモニア）ガスの雰囲気中でプラズマ処理

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する。このプラズマ処理を行うことにより、 TiN膜 73の結晶の歪みが解消し、当該 TiN 膜 73の上方に形成する膜 (強誘電体膜等)の結晶性の劣化を防止することができる

[0050] 次いで、図 4Aに示すように、結晶の歪みが解消された TiN膜 73上に結晶性導電密着膜として、スパッタリング法により、厚さ 20nm程度の Ti膜 74を形成する。続いて、窒素雰囲気中で、温度 650°C程度、時間 60秒程度の RTAによる熱処理を行うことによって、結晶面が（111)面に配向した Ti膜 74となる。この Ti膜 74は、密着膜としての機能を有すると共に、自身の配向の作用によってその上に形成される膜の配向を高める機能も有する。この結晶性導電密着膜としては、 TiN膜に限定されるものでなぐ例えば、厚さ 20nm程度の Ir膜や Pt膜などの薄い貴金属膜を用いることも可能である。

[0051] 次いで、図 4Bに示すように、 Ti膜 74上に、 Wプラグ 72bの酸化を防止するための酸化防止膜 75を形成する。

[0052] 具体的に本実施形態では、 Ti膜 74上に酸ィ匕防止膜 75として、反応性スパッタリング法により、厚さ lOOnm程度の TiAlN膜を形成する。例えば、ここでの反応性スパッタリング法は、 Ti及び A1を合金化したターゲットとして使用し、 Arガスを流量 40sccm 程度及び窒素 (N )ガスを流量 lOsccm程度で供給した混合雰囲気中において、圧

2

力 253. 3Pa (l. 9Torr)程度、基板温度 400°C、電力 1. OkWの条件下で行われる [0053] 本実施形態では、酸ィ匕防止膜 75として、 T1A1Nカゝらなる膜を適用した例を示したが、本発明においてはこれに限定されず、例えば、 Ir、あるいは Ruを含む膜を適用することも可能である。また、本実施形態では、酸ィ匕防止膜 75、結晶性導電密着膜である Ti膜 74、及び TiN膜 73から、本発明における「導電性下部構造」が構成されている。

[0054] 次いで、図 4Cに示すように、酸ィ匕防止膜 75に、例えば、 Ar雰囲気中において、圧力 0. HPa (8. 3 X 10^_4Torr)程度、基板温度 500°C程度、電力 0. 5kWの条件下におけるスパッタリング法により、厚さ lOOnm程度の Ir膜 76aを形成する。この Ir膜 7 6aは、強誘電体キャパシタの下部電極となる膜である。

[0055] 次いで、図 5Aに示すように、 Ir膜 76a上に、 MO— CVD法により、強誘電体キャパシタのキャパシタ膜となる強誘電体膜 77を形成する。具体的に、本実施形態の強誘電体膜 77は、 2層構造を有するチタン酸ジルコン酸鉛 (PZT: (Pb (Zr, Ti) 0 ) )膜、

3 即ち、第 1の PZT膜 77a及び第 2の PZT膜 77bで形成される。

[0056] 具体的には、まず、 Pb (DPM) , Zr (dmhd)及び Ti (0—iOr) (DPM) を、それ

2 4 2 2 ぞれ THF (Tetra Hydro Furan: C H O)溶媒中にいずれも濃度 0. 3molZl程度で

4 8

溶解し、 Pb, Zr及び Tiの各液体原料を形成する。さらに、 MO— CVD装置の気化器に流量 0. 474mlZ分程度の THF溶媒とともに、これらの液体原料をそれぞれ、 0. 326mlZ分程度、 0. 200mlZ分程度、及び 0. 200mlZ分程度の流量で供給して気化させることにより、 Pb, Zrおよび Tiの原料ガスを形成する。

[0057] そして、 MO— CVD装置において、圧力 665Pa (5. OTorr)程度、基板温度 620 °C程度の条件下で、 Pb, Zr及び Tiの原料ガスを、 620秒間程度供給することにより、 Ir膜 76a上に、厚さ lOOnm程度の第 1の PZT膜 77aを形成する。

[0058] 続いて、全面に、例えばスパッタリング法により、厚さ lnm乃至 30nm、本実施形態では 20nm程度のアモルファス状態の第 2の PZT膜 75bを形成する。また、第 2の PZ T膜 77bを MO— CVD法で形成する場合は、鉛 (Pb)供給用の有機ソースとして、 P b (DPM) (Pb (C H O ) )を THF液に溶かした材料が用いられる。また、ジルコ

2 11 19 2 2

ニゥム (Zr)供給用の有機ソースとして、 Zr (DMHD) (Zr( (C H O ) )を THF液

4 9 15 2 4

に溶力した材料が用いられる。また、チタン (Ti)供給用の有機ソースとして、 Τί (θ-ί Pr) (DPM) (Ti(C H O) (C H O ) )を THF液に溶かした材料が用いられる。 [0059] なお、本実施形態では、強誘電体膜 77の形成を、 MO— CVD法及びスパッタリング法により行うようにしている力本発明においてはこれに限定されるわけでなぐ例えば、ゾル—ゲル法、有機金属分解（MOD)法、 CSD (Chemical Solution Depositio n)法、化学気相蒸着 (CVD)法又はェピタキシャル成長法により形成することも可能である。

[0060] 次いで、図 5Bに示すように、第 2の PZT膜 77b上に、 IrO膜 78a、 IrO膜 78b及び

Y

Ir膜 79を順次形成する。ここで、 IrO膜 78aは、上部電極の下層膜として機能するものであり、 IrO膜 78bは、上部電極の上層膜として機能するものである。

Y

[0061] IrO膜 78aの形成にあたっては、先ず、スパッタリング法により、成膜の時点で結晶ィ匕した IrO膜を、厚さ 10nm乃至 75nm程度、本実施形態では 50nm程度で形成する。この際のスパッタリングの条件としては、イリジウムの酸ィ匕が生じる条件下、例えば、成膜温度を、 20°C乃至 400°C程度、本実施形態では 300°C程度とし、成膜ガスとして Ar及び Oを用いてこれらをいずれも流量 lOOsccm程度で供給し、また、スパッ

2

タリング時の電力を lkW〜2kW程度とする。この際、成膜ガスを構成する Oガス及

2 び Arガスの圧力に対する Oガスの分圧を 10%乃至 60%程度とすることが好ましヽ

2

[0062] その後、温度 725°C程度で且つ、酸素を流量 20sccm程度、 Arを流量 1980sccm 程度で供給した雰囲気中で、 RTAによる熱処理を 60秒間程度行う。この熱処理は、強誘電体膜 77 (第 2の PZT膜 77b)を完全に結晶化させて酸素欠損を補償すると同時に、 IrO膜 78aのプラズマダメージも回復させる。この RTAによる熱処理は、温度 650°C乃至 750°C程度、熱処理の際の雰囲気中の酸素含有量を 1%乃至 50%とすることが好ましい。

[0063] 続いて、 IrO膜 78a上に、例えば、 Ar雰囲気中において、圧力 0. 8Pa (6. 0 X 10 _³T_OTr)程度、電力 1. OkW程度、堆積時間 79秒間程度の条件によるスパッタリング法により、 IrO膜 78bを、厚さ lOOnm乃至 300nm程度、具体的に本実施形態では

Y

200nm程度で形成する。本実施形態では、工程での劣化を抑えるために、 IrO膜 7

Y

8bは、 IrOの化学量論組成に近い組成のものを適用し、水素に対して触媒作用が

2

生じることを回避する。これにより、強誘電体膜 77が水素ラジカルにより還元されてしまう問題を抑制し、強誘電体キャパシタの水素耐性が向上する。

[0064] 続いて、 IrO膜 78b上に、例えば、 Ar雰囲気中において、圧力 1. 0Pa (7. 5 X 10

Y

^_3Torr)程度、電力 1. OkW程度の条件によるスパッタリング法により、厚さ lOOnm 程度の Ir膜 79を形成する。この Ir膜 79は、強誘電体膜 77に対して配線層等の形成の際に生じた水素が侵入するのを防ぐ水素拡散防止膜として機能するものである。なお、水素拡散防止膜としては、他に Pt膜や SrRuO膜を用いることも可能である。

3

[0065] 次いで、半導体基板 61の背面洗浄を行った後、図 5Cに示すように、 Ir膜 79上に、 TiN膜 80及びシリコン酸ィ匕膜 81を順次形成する。この TiN膜 80及びシリコン酸ィ匕膜 81は、強誘電体キャパシタを形成する際のハードマスクとなるものである。

[0066] ここで、 TiN膜 80の形成にあたっては、例えば、スパッタリング法を用いる。また、シリコン酸ィ匕膜 81の形成にあたっては、例えば、 TEOSガスを用いた CVD法を用いる

[0067] 次いで、図 6Aに示すように、シリコン酸ィ匕膜 81を、強誘電体キャパシタ形成領域のみを覆うようにパターユングする。その後、シリコン酸ィ匕膜 81をマスクにして TiN膜 80 をエッチングして、強誘電体キャパシタ形成領域のみを覆うシリコン酸ィ匕膜 81及び Ti N膜 80からなるハードマスクを形成する。

[0068] 次いで、図 6Bに示すように、 HBr、 O、 Ar及び C Fの混合ガスをエッチングガスと

2 4 8

するプラズマエッチングにより、ハードマスクで覆われていない領域の Ir膜 79、 IrO

Y

膜 78b、 IrO膜 78a、第 2の PZT膜 77b、第 1の PZT膜 77a及び Ir膜 76aを除去する。これにより、 IrO膜 78a及び IrO膜 78bからなる上部電極 78と、第 1の PZT膜 77a

Y

及び第 2の PZT膜 77bからなる強誘電体膜 77と、 Ir膜 76aからなる下部電極 76とを有する強誘電体キャパシタが形成される。このプラズマエッチングでは、エッチングが酸ィ匕防止膜 75上で停止し、当該プラズマエッチングが終了した後でも、半導体基板 61の全面が酸ィ匕防止膜 75で覆われた状態となっている。

[0069] なお、本実施形態では、上部電極 78として、イリジウム酸ィ匕物膜 (IrO膜及び IrO

Y

膜)を適用した例を示したが、本発明においてはこれに限定されず、 Ir (イリジウム）、ルテニウム（R_U)、白金（Pt)、ロジウム（Rh)、レニウム（Re)、オスミウム（Os)及びパラジウム (Pd)のうち、少なくともいずれ力 1種の金属を含む膜、又は、当該 1種の金属における酸ィ匕物を含む膜を適用することも可能である。例えば、上部電極 78を、 SrR uOの導電性酸化物を含む膜で形成するようにしてもよ!、。

3

[0070] また、強誘電体キャパシタの強誘電体膜 77としては、例えば、熱処理により結晶構造が Bi層状構造 (例えば、（Bi R )Ti O (Rは希土類元素： 0<χ< 1)、 SrBi Ta

1 -x x 3 12 2

O、及び SrBi Ti O のうち力選ばれた 1種)又はぺロブスカイト構造となる膜を形

2 9 4 4 15

成することができる。このような強誘電体膜 77として、本実施形態で用いた PZT膜の他、 La、 Ca、 Sr、 Siの少なくともいずれかを微量ドープした PZT、 SBT、 BLT、並びに Bi層状ィ匕合物などの一般式 ABOで表される膜を適用することも可能である。

3

[0071] また、本実施形態では、下部電極 76として、 Ir膜を適用した例を示したが、本発明においてはこれに限定されず、 Ir、 Ru、 Pt及び Pdのうち、少なくともいずれ力 1種の金属を含む膜、又は、当該 1種の金属における酸化物を含む膜を適用することも可能である。この場合、特に、 Ptなどの白金族の金属や、 PtO、 IrO、 SrRuOなどの x 3 導電性酸化物を用いることが好適である。

[0072] 次いで、図 6Cに示すように、ドライエッチング又はウエットエッチングにより、シリコン酸化膜 81を除去する。

[0073] 次いで、図 7Aに示すように、全面に、スパッタリング法により、厚さ 20nm乃至 50η m程度の保護膜 82を形成する。具体的に、本実施形態では、保護膜 82として、アルミナ膜 (Al O膜)を形成する。スパッタリング法により保護膜 82を形成する場合には

2 3

、前述したように保護膜 82の厚さを 20nm乃至 50nm程度で形成することが望ましく、その厚さが 20nm未満になると強誘電体キャパシタの側面を保護膜 82でしつかりと覆うことが難しくなり、その厚さが 50nmを超えると当該保護膜 82を後工程において加工する際のスループットに支障をきたす。

[0074] また、この保護膜 82の成膜方法としては、スパッタリング法の他に、 MO— CVD法や ALD (Atomic Layer Dielectric)法を適用することも可能である。 MO— CVD法や ALD法により保護膜 82を形成する場合には、その厚さを lnm乃至 20nm程度で形成することが望ましぐ MO— CVD法や ALD法では、この膜厚でも強誘電体キャパシタの側面を保護膜 82でしつかりと覆うことができる。また、この場合、保護膜 82の厚さが 20nmを超えると、強誘電体膜 77に対する次の回復ァニールの時に当該保護膜が酸素をバリアしてしまい、強誘電体膜 77のダメージを回復し難くなる。この保護膜 8 2は、前述したようにスパッタリング法、 MO— CVD法あるいは ALD法により形成することが可能であり、この保護膜 82の形成され得る膜厚の範囲としては、 lnm乃至 50η m程度となる。

[0075] この保護膜 82を構成する Al O膜は、水素や水分等の還元性物質が透過すること

2 3

を阻止する機能に優れており、還元性物質によって強誘電体膜 77が還元され、強誘電体特性が劣化してしまうことを防止する役割を担う。

[0076] ところで、強誘電体膜 77は、その上方に形成された膜の成膜の際のスパッタリングや、ノターニングを行う際のエッチング等によってダメージを受けて酸素欠乏の状態となっており、その強誘電体特性が劣化して、る。

[0077] そこで、本実施形態では、図 7Bに示すように、強誘電体膜 77のダメージを回復させる目的で、酸素ガスを含有する雰囲気中において強誘電体膜 77に対して熱処理 (回復ァニール）を行う。この回復ァニールの条件は、炉内において基板温度 550°C 乃至 700°Cで行われる。これは、基板温度が 550°C未満になると強誘電体膜 77のダメージが完全に回復できないという不具合が生じ、また、基板温度が 700°Cを超えると強誘電体膜 77のダメージは回復できるが、強誘電体膜 77の構成元素の一部が蒸発してしまい、これにより、例えば強誘電体膜 77に Pb欠損などの問題が発生して、強誘電体キャパシタの電気特性が低下すると、う不具合が生じるためである。また、強誘電体膜 77が PZTである場合には、酸素（O )ガスを含有する雰囲気中において

2

、基板温度を 650°C程度で、 60分間の回復ァニールを行うことが望ましい。

[0078] このように、本実施形態では、回復ァニールを行う前に、予め強誘電体膜 77の露出部分を覆う保護膜 82を形成してヽるため、強誘電体膜 77の構成元素 (本実施形態では、強誘電体膜 77として PZTを用いているため Pb)の外部への放出を阻止することが可能となっている。

[0079] また、本実施形態の場合には、酸素ガスを含有する雰囲気中で回復ァニールを行つても、 Wプラグ 72bの上方全面に、酸化防止膜 75が残存しているので、当該回復ァニールの雰囲気中における酸素が酸ィ匕防止膜 75に遮断され、 Wプラグ 72bには至らない。これにより、非常に酸ィ匕され易い Wプラグ 72bの酸ィ匕を防止することができ、コンタクト不良の発生を低減し、半導体装置の歩留まりを向上させることが可能となる。

[0080] しかも、本実施形態では、 Wプラグ 72b上に、 CMP法による平坦ィ匕を行った TiN膜 73を形成しているため、リセス 72dに起因した凹部が酸ィ匕防止膜 75に形成されることを回避でき、当該酸化防止膜 75が均一な厚さで形成される。そのため、酸化防止膜 75の全ての部分において、回復ァニールの際の酸素の侵入を効果的に遮断することができ、 Wプラグ 72bの酸ィ匕を確実に防止しながら、強誘電体膜 77に対する回復ァニールを十分に行うことが可能となる。

[0081] 次いで、図 7Cに示すように、保護膜 82に対してエッチバックを行って、 TiN膜 80、 I r膜 79、上部電極 78、強誘電体膜 77及び下部電極 76の側壁以外の保護膜 82を除去する。

[0082] このエッチバックは、例えば、ダウンフロー型のプラズマエッチングチャンバ内に、流量比で 5%の CFガスと 95%の Oガスとの混合ガスをエッチングガスとして供給する

4 2

と共に、チャンバの上部電極に周波数 2. 45GHz程度で電力 1400Wの高周波電力を供給し、また、基板温度 200°C程度の条件下で行われる。また、このエッチバックは、例えば、 H O、 NH OH及び純水の混合溶液をエッチング液とするウエットエツ

2 2 2

チングにより行うようにしてもょ、。

[0083] なお、このエッチバックは異方的に行われるので、 TiN膜 80、 Ir膜 79、上部電極 78 、強誘電体膜 77及び下部電極 76の側壁には、保護膜 82が残存し、強誘電体膜 77 がその側面方向から当該エッチバックにより損傷 (ダメージ)を受けることを防止できる

[0084] 次いで、 TiN膜 80をマスクとしたエッチングにより、図 8Aに示すように、強誘電体キャパシタ形成領域以外の領域の酸ィ匕防止膜 75、 Ti膜 74及び TiN膜 73を除去する。その後、 TiN膜 80を除去する。この TiN膜 80を除去することにより、保護膜 82は、 Ir 膜 79、上部電極 78、強誘電体膜 77及び下部電極 76の側壁にのみ残る。

[0085] 次いで、図 8Bに示すように、全面に、厚さ 40nm程度の Al O膜 83を形成する。こ

2 3

の Al O膜 83は、強誘電体膜 77に対して配線層等の形成の際に生じた水素が侵入

2 3

するのを防ぐ水素拡散防止膜として機能するものである。具体的に、本実施形態では、まず、スノッタリング法により、厚さ 20nm程度の Al O膜を形成した後、更に続

2 3

いて、 CVD法により、厚さ 20nm程度の Al O膜を形成して、 Al O膜 83を形成する

2 3 2 3

[0086] 次いで、図 8Cに示すように、 Al O膜 83上に、層間絶縁膜 84及び Al O膜 85を

2 3 2 3 順次形成する。

[0087] 具体的には、先ず、全面に、例えばプラズマ TEOSを用いた CVD法により、例えば厚さ 1500nm程度のシリコン酸ィ匕膜を堆積する。その後、 CMP法により、当該シリコン酸化膜を平坦化して層間絶縁膜 84を形成する。

[0088] ここで、層間絶縁膜 84としてシリコン酸ィ匕膜を形成する場合には、原料ガスとして、例えば、 TEOSガス、酸素ガス及びヘリウムガスの混合ガスを用いる。なお、層間絶縁膜 84として、例えば、絶縁性を有する無機膜等を形成するようにしてもよい。層間絶縁膜 84の形成後、 N Oガス又は Nガス等を用いて発生させたプラズマ雰囲気に

2 2

て、熱処理を行う。この熱処理の結果、層間絶縁膜 84中の水分が除去されるとともに、層間絶縁膜 84の膜質が変化し、層間絶縁膜 84中に水分が入りにくくなる。

[0089] 続いて、層間絶縁膜 84上に、例えばスパッタリング法又は CVD法により、バリア膜となる Al O膜 85を、厚さ 20nm乃至 lOOnmで形成する。この Al O膜 85は、平坦

2 3 2 3 ィ匕された層間絶縁膜 84上に形成されるため、平坦に形成される。

[0090] 次いで、図 9Aに示すように、全面に、例えばプラズマ TEOSを用いた CVD法により、シリコン酸ィ匕膜を堆積し、その後、 CMP法により、当該シリコン酸化膜を平坦化して、厚さ 800nm乃至 lOOOnmの層間絶縁膜 86を形成する。なお、層間絶縁膜 86として、シリコン酸窒化膜 (SiON膜)又はシリコン窒化膜等を形成するようにしてもよい

[0091] 次!、で、図 9Bに示すように、グルー膜 87a、 Wプラグ 87b、グルー膜 88a及び Wプラグ 88bを形成する。

[0092] 具体的には、先ず、強誘電体キャパシタにおける水素拡散防止膜である Ir膜 79の表面を露出させるビア孔 87cを、層間絶縁膜 86、 Al O膜 85、層間絶縁膜 84及び A

2 3

1 O膜 83に形成する。続いて、温度 550°C程度の酸素雰囲気中において熱処理を

2 3

行って、ビア孔 87cの形成に伴って強誘電体膜 77中に生じた酸素欠損を回復させる [0093] その後、全面に、例えば、スパッタリング法により Ti膜を堆積し、続いて、 MO-CV D法により TiN膜を連続して堆積する。この場合、 TiN膜から炭素除去を行う必要があるため、窒素と水素との混合ガスのプラズマ中における処理が必要になる力本実施形態では、強誘電体キャパシタに水素拡散防止膜となる Ir膜 79を形成して、るため、強誘電体膜 77に水素が侵入して当該強誘電体膜 77を還元してしまうという問題は生じない。

[0094] 続いて、 CVD法により、ビア孔 87c内を埋めるのに足る厚さの W膜を堆積した後、 CMP法により層間絶縁膜 86の表面が露出まで W膜、 TiN膜及び Ti膜を研磨して平坦ィ匕を行うことにより、ビア孔 87c内に、 Ti膜及び TiN膜からなるグルー膜 87aと、 W プラグ 87bを形成する。

[0095] 続いて、 Wプラグ 69cの表面を露出させるビア孔 88cを、層間絶縁膜 86、 Al O膜

2 3

85、層間絶縁膜 84、 Al O膜 83、層間絶縁膜 71及びシリコン酸窒化膜 70に形成

2 3

する。続いて、全面に、例えば、スパッタリング法により、 TiN膜を堆積する。その後、ビア孔 88c内を埋めるのに足る厚さの W膜を堆積した後、 CMP法により層間絶縁膜 86の表面が露出まで W膜及び TiN膜を研磨して平坦ィ匕を行うことにより、ビア孔 88c 内に、 TiN膜からなるグルー膜 88aと、 Wプラグ 88bを形成する。なお、このグルー膜 88aは、例えば、スパッタリング法により Ti膜を堆積し、続いて、 MO— CVD法により TiN膜を連続して堆積して、 Ti膜及び TiN膜の積層膜からなるものとして形成することも可能である。

[0096] 次いで、図 9Cに示すように、金属配線層 89を形成する。

[0097] 具体的に、まず、前面に、例えばスパッタリング法により、厚さ 60nm程度の Ti膜、厚さ 30nm程度の TiN膜、厚さ 360nm程度の AlCu合金膜、厚さ 5nm程度の Ti膜、及び厚さ 70nm程度の TiN膜を順次積層する。

[0098] 続いて、フォトリソグラフィー技術を用いて、当該積層膜を所定形状にパターユングして、各 Wプラグ 87b, 88b上に、 Ti膜及び TiN膜力もなるグルー膜 89aと、 AlCu合金膜からなる配線膜 89bと、 Ti膜及び TiN膜からなるグルー膜 89cとからなる金属配線層 89を形成する。 [0099] その後、更に、層間絶縁膜の形成やコンタクトプラグの形成を行った後、 2層目以降の金属配線層を形成し、更に、例えばシリコン酸ィ匕膜及びシリコン窒化膜からなるカバー膜を形成して、下部電極 76、強誘電体膜 77及び下部電極 78を有する強誘電体キャパシタを具備する本実施形態に係る強誘電体メモリを完成させる。

[0100] なお、本実施形態では、強誘電体キャパシタ上に形成する配線層として、 Wプラグ

(87b, 88b)及び AlCu合金膜からなる配線膜 89bを形成するようにしている力例えば、強誘電体キャパシタ上に、 A1からなる配線層を形成するようにしてもよい。

[0101] また、本実施形態では、図 7Bに示す強誘電体膜 77に対する回復ァニール工程において、酸ィ匕性ガスの一例として酸素（O )ガスの雰囲気中で行うようにしているが、

2

本発明においてはこれに限定されるわけでなぐ例えば、亜酸化窒素 (N 0)、オゾン

2

(o )等の酸ィ匕性ガスの雰囲気中で行うようにした形態であってもよい。 o (オゾン)ガ

3 3 スの雰囲気中で強誘電体膜 77に対する回復ァニールを行う場合には、本実施形態における酸素（O )ガスの雰囲気中で行う場合と比較して、より低温の温度、例えば 4

2

50°C程度の温度で回復ァニールを行うことが可能である。但し、この場合、 550°C以上の温度になると、 Oが Oに分解してしまうため、あまり好ましくはない。

3 2

[0102] 本発明の実施形態に係る強誘電体メモリの製造方法によれば、強誘電体膜 77〖こ対する酸素ガスの雰囲気中で回復ァニールを行う前に、予め強誘電体膜 77の露出部分を覆う保護膜 82を形成するようにしたので、当該回復ァニールを行った際に、強誘電体膜 77の構成元素の外部への放出を防止することができ、強誘電体膜 77を緻密な膜とすることが可能となる。また、当該回復ァニールを、酸ィ匕防止膜 75等がバタ一ユングされていない状態、即ち、導電性プラグ 72b及び層間絶縁膜 71の上方の全面に酸ィ匕防止膜 75等が形成されている状態で行うようにしたので、導電性プラグ 72 bへの酸素の侵入を遮断し、導電性プラグ 72bの酸ィ匕を回避することができる。

[0103] また、本発明の実施形態では、 Wプラグ 72b上に、 CMP法による平坦ィ匕を行った T iN膜 73を形成するようにしたので、リセス 72dに起因した凹部がその上層膜に形成されることを回避することができる。これにより、強誘電体膜 77に対する当該リセス 72d の影響を遮断することができ、強誘電体膜 77の結晶性を良好な状態で維持することが可能となる。更に、本発明の実施形態では、平坦ィ匕が行われた TiN膜 73の上面を、 NH (アンモニア）ガスの雰囲気中でプラズマ処理するようにしたので、平坦化によ

3

り TiN膜 73の結晶の歪みが生じた場合においても、当該結晶の歪みを解消することができ、 TiN膜 73の上方に形成する膜 (強誘電体膜 77等)の結晶性の劣化を防止することが可能となる。

[0104] また、本発明の実施形態では、層間絶縁膜 84を形成する前に、強誘電体キャパシタを覆うように Al O膜 83 (水素拡散防止膜)を形成するようにしたので、層間絶縁膜

2 3

84等の形成の際に生じる水素が強誘電体膜 77に対して侵入することを防止できる。

[0105] (変形例）

以下、本発明の実施形態に係る変形例について説明する。

以下に示す変形例について、本発明の実施形態で開示した構成部材等と同様のものについては同符号を付し、また、その構成部材等の製造方法についても本発明の実施形態で開示したものと同様であるため、その詳しい製造方法の説明は省略する。

[0106] 図 10A及び図 10Bは、本発明の実施形態の変形例に係る強誘電体メモリ（半導体装置)の製造方法を示す概略断面図である。

[0107] 変形例では、先ず、図 2A〜図 2C及び図 3Aの各工程を経て、ビア孔 72cに、ダル一膜 72a及び Wプラグ 72bを形成する。この際、 Wプラグ 72bには、リセス 72dが形成されている。

[0108] 次!、で、図 10Aに示すように、リセス 72dを埋めるように、 TiN膜 73aを形成する。

[0109] 具体的には、まず、層間絶縁膜 71の表面を、 NH (アンモニア)ガスの雰囲気中で

3

プラズマ処理し、層間絶縁膜 71の表面の酸素原子に NH基を結合させる。続いて、前面に、例えば、スパッタリング法により、厚さ lOOnm程度の Ti膜を形成する。その後、この Ti膜に対して、窒素雰囲気中で、温度 650°C程度、時間 60秒程度の RTA による熱処理を行うことによって、下地導電膜となる厚さ lOOnm程度の TiN膜を形成する。この下地導電膜としては、 TiN膜に限らず、例えば、 T1A1N膜、タングステン（ W)膜、シリコンば) )膜及び銅 (Cu)膜を用いることも可能である。

2

[0110] この状態では、 TiN膜は、リセス 72dを反映してその上面に凹部が形成され、当該 TiN膜の上方に形成される強誘電体膜の結晶性が劣化する（強誘電体膜の配向が不均一になる）要因となる。

[0111] そこで、本例では、 CMP法により、層間絶縁膜 71の表面が露出まで当該 TiN膜を研磨して平坦ィ匕を行うことにより、当該 TiN膜に形成された凹部を除去すると共に、リセス 72dを埋める TiN膜 73aを形成する。

[0112] また、 TiN膜 73aに対し CMP法による平坦ィ匕を行った後では、当該 TiN膜 73aの上面付近の結晶が研磨によって歪んだ状態となっている。そして、上方に形成される強誘電体キャパシタの下部電極カこの歪みの影響を受けると、下部電極の結晶性が劣化し（下部電極の配向が不均一となり）、ひいては、その上に形成される強誘電体膜の結晶性が劣化する（強誘電体膜の配向が不均一となる）ことになる。

[0113] このような不具合を回避するために、本実施形態では、更に、図 10Aに示すように、平坦ィ匕が行われた TiN膜 73aの上面を、 NH (アンモニア）ガスの雰囲気中でプラ

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ズマ処理する。このプラズマ処理を行うことにより、 TiN膜 73aの結晶の歪みが解消し、当該 TiN膜 73aの上方に形成する膜 (強誘電体膜等)の結晶性の劣化を防止することができる。

[0114] 次いで、全面に、図 4Aに示す Ti膜 74を形成した後、図 4B〜図 9Cの各工程を経ることにより、図 1 OBに示す変形例に係る強誘電体メモリを完成させる。

[0115] 変形例に係る強誘電体メモリの製造方法によれば、上述した本発明の実施形態に係る強誘電体メモリと同様の効果を奏することができる。

産業上の利用可能性

[0116] 本発明によれば、導電性プラグの酸ィ匕を回避すると共に、緻密なキャパシタ膜を形成することができる。これにより、配線抵抗の増大を防止すると共に、キャパシタのスィツチングキ性の向上を図ることが可能となる。

Claims

請求の範囲

[1] 半導体基板の上方に導電性プラグを形成する工程と、

前記導電性プラグ上に、導電性下部構造を形成する工程と、

前記導電性下部構造上に、下部電極と上部電極との間にキャパシタ膜が挟持されてなるキャパシタを形成する工程と、

前記上部電極の上方に、前記導電性下部構造をパターユングする際に用いるマスクを形成する工程と、

前記マスクを形成した後、少なくとも前記キャパシタ膜の露出部分を覆う保護膜を形成する工程と、

前記保護膜が形成された状態で、酸化性ガスの雰囲気中で前記キャパシタ膜に対して熱処理を行う工程と

を含むことを特徴とする半導体装置の製造方法。

[2] 前記保護膜は、アルミニウム酸ィ匕物、チタン酸ィ匕物及びチタン酸ジルコン酸鉛のうちの少なくともいずれか 1種を含有する膜であることを特徴とする請求項 1に記載の半導体装置の製造方法。

[3] 前記導電性下部構造は、前記導電性プラグの酸ィ匕を防止する酸ィ匕防止膜を含むことを特徴とする請求項 1に記載の半導体装置の製造方法。

[4] 前記導電性下部構造を形成する工程は、

前記導電性プラグ及び当該導電性プラグが形成された層間絶縁膜上に、導電膜を形成する工程と、

前記導電膜の上面を平坦化する工程と

を含むことを特徴とする請求項 1に記載の半導体装置の製造方法。

[5] 前記導電膜の上面を平坦化した後、当該導電膜の上面を、窒素を含有するガスの雰囲気中でプラズマ処理する工程を更に含むことを特徴とする請求項 4に記載の半導体装置の製造方法。

[6] 前記窒素を含有するガスは、 NHガスであることを特徴とする請求項 5に記載の半

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導体装置の製造方法。

[7] 前記導電膜の上面を平坦化する工程では、前記導電膜を、前記層間絶縁膜の表面が露出まで平坦ィ匕を行うことを特徴とする請求項 4に記載の半導体装置の製造方法。

[8] 前記熱処理を行った後、前記保護膜の全面をエッチングして、当該保護膜を前記キャパシタの側壁にのみ残す工程と、

前記保護膜に対するエッチングを行った後、前記マスクを用いて前記導電性下部構造をパターユングする工程と

を更に含むことを特徴とする請求項 1に記載の半導体装置の製造方法。

[9] 前記導電性下部構造をパターユングした後、前記キャパシタ膜への水素の拡散を防止する水素拡散防止膜を形成する工程を更に含むことを特徴とする請求項 8に記載の半導体装置の製造方法。

[10] 前記熱処理を行う工程は、前記半導体基板の温度を、 550°C乃至 700°Cの条件下で行うことを特徴とする請求項 1に記載の半導体装置の製造方法。

[11] 前記酸ィ匕性ガスは、酸素（O )ガス、亜酸化窒素 (N O)ガス及びオゾン (O )ガス

2 2 3 のうち、少なくともいずれかを含むガスであることを特徴とする請求項 1に記載の半導体装置の製造方法。

[12] 前記キャパシタを形成する工程において、少なくとも前記上部電極及び前記キャパシタ膜は、一括してパターユングされたものであることを特徴とする請求項 1に記載の半導体装置の製造方法。

[13] 前記キャパシタ膜は、強誘電体材料力もなる膜であることを特徴とする請求項 1に記載の半導体装置の製造方法。

[14] 前記上部電極は、 Ir、 Ru、 Pt、 Rh、 Re、 Os及び Pdのうち、少なくともいずれ力 1種の金属を含む膜、又は、当該 1種の金属における酸ィ匕物を含む膜であることを特徴とする請求項 1に記載の半導体装置の製造方法。

[15] 前記下部電極は、 Ir、 Ru、 Pt及び Pdのうち、少なくともいずれ力 1種の金属を含む膜、又は、当該 1種の金属における酸化物を含む膜であることを特徴とする請求項 1 に記載の半導体装置の製造方法。

[16] 前記保護膜は、スパッタ法、 MOCVD法又は ALD法により形成することを特徴とする請求項 1に記載の半導体装置の製造方法。

[17] 前記保護膜の膜厚は、 lnm乃至 50nmであることを特徴とする請求項 1に記載の半導体装置の製造方法。

[18] 前記キャパシタ膜は、ベロブスカイト構造の化合物膜又は Bi層状系構造の化合物膜を形成することを特徴とする請求項 1に記載の半導体装置の製造方法。

[19] 前記酸化防止膜は、 TiAlN、 TiA10N、 Ir及び Ruからなる群カゝら選択された導電体により形成されていることを特徴とする請求項 3に記載の半導体装置の製造方法。