JPWO2007116440A1 - 半導体装置の製造方法 - Google Patents

Abstract

導電性プラグ（１）の上方に、導電性下部構造（２）を介して、下部電極（３）と上部電極（５）との間に強誘電体膜（４）が挟持されてなるキャパシタを形成し、上部電極（５）上に、導電性下部電極構造（２）をパターニングする際に用いるハードマスク（６）を形成する。続いて、少なくとも強誘電体膜（４）の露出部分を覆う保護膜（７）を形成し、その後、酸素ガスの雰囲気中で強誘電体膜（４）に対して熱処理を行う。このように、強誘電体膜（４）に対する熱処理を行う前に、保護膜（７）を形成しておくことにより、当該熱処理の際に、強誘電体膜（４）の構成元素が外部へ放出されることを阻止する。更に、当該熱処理を、導電性下部電極構造（２）がパターニングされていない状態で行うことにより、導電性プラグ（１）への酸素の侵入を遮断する。

Description

本発明は、強誘電体キャパシタを有する半導体装置の製造方法に関する。

近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。

そこで、半導体記憶装置に関しては、例えばＤＲＡＭの高集積化を実現するため、ＤＲＡＭを構成する容量素子（キャパシタ）の容量絶縁膜として、従来用いられてきた珪素酸化物や珪素窒化物に替えて、強誘電体材料や高誘電率材料を用いる技術が広く研究開発され始めている。

また、より低電圧で且つ高速での書き込み動作や読み出し動作が可能な不揮発性ＲＡＭを実現するために、容量絶縁膜として、自発分極特性を有する強誘電体を用いる技術も盛んに研究開発されている。このような半導体記憶装置は、強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）と呼ばれる。

強誘電体メモリには、強誘電体膜が容量絶縁膜として１対の電極間に挟み込まれて構成される強誘電体キャパシタが備えられている。そして、強誘電体メモリでは、強誘電体膜のヒステリシス特性を利用して情報を記憶する。

この強誘電体膜は、電極間の印加電圧に応じて分極を生じ、印加電圧が取り去されても自発分極特性を有する。また、印加電圧の極性を反転すれば、強誘電体膜の自発分極の極性も反転する。したがって、この自発分極を検出すれば、情報を読み出すことができる。強誘電体メモリは、フラッシュメモリに比べて低電圧で動作し、省電力で且つ高速の書き込み動作が可能である。

強誘電体メモリは、その構造によりプレーナ型とスタック型とに大別される。前者のプレーナ型強誘電体メモリは、強誘電体キャパシタの上部電極及び下部電極の電気的接続を上方からとる構造である。後者のスタック型強誘電体メモリは、強誘電体キャパシタの上部電極の電気的接続を上方からとり、下部電極の電気的接続を下方に位置する導電性プラグを介してとる構造である。

近時では、強誘電体メモリにおいても、他の半導体デバイスと同様に、より一層の高集積化や高性能化が要請されており、今後、益々のメモリセルの微細化が必要となってくる。このメモリセルの微細化には、プレーナ型の構造に替えて、スタック型の構造を採用することが有効であることが知られている。

また、強誘電体キャパシタのキャパシタ膜である強誘電体膜には、その結晶性が劣化せずに、優れた強誘電体特性を有することが求められている。しかしながら、スパッタリング法等を用いて強誘電体膜上に上部電極を成膜する際や、強誘電体膜をエッチングによりパターニングする際には、強誘電体膜が物理的な損傷を受ける。この結果、強誘電体膜の結晶構造の一部が破壊され、強誘電体膜特性が劣化してしまう。

そこで、従来のスタック型強誘電体メモリの製造方法においては、上部電極膜、強誘電体膜及び下部電極膜等をパターニングして強誘電体キャパシタを形成した後に、強誘電体膜の結晶構造の回復を図る目的で、酸素ガスの雰囲気中でアニール処理を行うようにしている。

ところが、スタック型強誘電体メモリの場合、導電性プラグ上に形成された各膜に対して一括したエッチングを行って強誘電体キャパシタを形成するため、当該強誘電体キャパシタの形成後に上述した酸素ガスの雰囲気中でアニール処理を行うと、層間絶縁膜の界面を通じて酸素が導電性プラグに侵入し、導電性プラグが酸化されてしまうという不具合が生じる。この導電性プラグの酸化は、配線抵抗の増大を招く要因となる。

この不具合を解消するために、下記の特許文献１には、強誘電体キャパシタのパターニングの際に、下部電極以下の膜をパターニングせずに残した状態で、上述した酸素ガスの雰囲気中でアニール処理を行う技術が開示されている。

特開２００４−３５６４６４号公報

しかしながら、特許文献１のスタック型強誘電体メモリの製造方法では、導電性プラグの酸化を回避することはできるものの、強誘電体膜の結晶構造の回復を図る目的で行ったアニール処理の際に、当該強誘電体膜から構成元素の一部（例えば、強誘電体膜がチタン酸ジルコン酸鉛（ＰＺＴ）の場合にはＰｂ）が放出され、強誘電体膜に多くの空孔が形成されてしまうという問題があった。強誘電体メモリのキャパシタ膜である強誘電体膜のこのような欠陥は、強誘電体キャパシタのスイッチング特性を低下させる要因となるものである。

即ち、近時のスタック型強誘電体メモリにおいては、キャパシタ膜の結晶構造の回復を目的とした熱処理を行った際に、導電性プラグを酸化させること無く、且つ、キャパシタ膜を空孔のない緻密な膜で形成することが困難であった。

本発明は上述した問題に鑑みてなされたものであり、導電性プラグの酸化を回避すると共に、緻密なキャパシタ膜の形成を実現する半導体装置の製造方法を提供することを目的とする。

本発明の半導体装置の製造方法は、半導体基板の上方に導電性プラグを形成する工程と、前記導電性プラグ上に、導電性下部構造を形成する工程と、前記導電性下部構造上に、下部電極と上部電極との間にキャパシタ膜が挟持されてなるキャパシタを形成する工程と、前記上部電極の上方に、前記導電性下部構造をパターニングする際に用いるマスクを形成する工程と、前記マスクを形成した後、少なくとも前記キャパシタ膜の露出部分を覆う保護膜を形成する工程と、前記保護膜が形成された状態で、酸化性ガスの雰囲気中で前記キャパシタ膜に対して熱処理を行う工程とを含む。

図１Ａは、本発明に係る強誘電体メモリ（半導体装置）の製造方法を説明するための模式図である。 図１Ｂは、本発明に係る強誘電体メモリ（半導体装置）の製造方法を説明するための模式図である。 図１Ｃは、本発明に係る強誘電体メモリ（半導体装置）の製造方法を説明するための模式図である。 図２Ａは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図２Ｂは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図２Ｃは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図３Ａは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図３Ｂは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図３Ｃは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図４Ａは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図４Ｂは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図４Ｃは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図５Ａは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図５Ｂは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図５Ｃは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図６Ａは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図６Ｂは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図６Ｃは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図７Ａは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図７Ｂは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図７Ｃは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図８Ａは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図８Ｂは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図８Ｃは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図９Ａは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図９Ｂは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図９Ｃは、本発明の実施形態に係る強誘電体メモリの製造方法を示す概略断面図である。 図１０Ａは、本発明の実施形態の変形例に係る強誘電体メモリの製造方法を示す概略断面図である。 図１０Ｂは、本発明の実施形態の変形例に係る強誘電体メモリの製造方法を示す概略断面図である。

−本発明の基本骨子−
本発明者は、強誘電体膜に多くの空孔が形成されてしまう原因を究明すべく検討を重ねた結果、酸素ガスの雰囲気中におけるアニール処理の際に、強誘電体膜の露出部分から蒸気圧の高い構成元素が外部に放出されることに起因するということを見出した。

この点から、本発明者は、強誘電体膜を緻密な膜とするためには、当該熱処理を行った際に、強誘電体膜の構成元素の外部への放出を阻止する必要があるということを思料した。そして、本発明者は、これらの見解に基づき、以下に示す発明の態様に想到した。

図１Ａ乃至図１Ｃは、本発明に係る強誘電体メモリ（半導体装置）の製造方法を示す模式図である。
先ず、図１Ａに示すように、層間絶縁膜８に形成された導電性プラグ１上に、導電性下部電極構造２を介して下部電極３、強誘電体膜４及び上部電極５を有する強誘電体キャパシタが形成されている。更に、上部電極５上には、導電性下部電極構造２をパターニングする際に用いるハードマスク６が形成されている。

次いで、本発明では、図１Ｂに示すように、全面に保護膜７を形成して、強誘電体膜４の露出部分を保護膜７で覆う。その後、保護膜７が形成された状態で、酸素（Ｏ_２）ガス等の酸化性ガスの雰囲気中で強誘電体膜４に対して熱処理を行う。このように、本発明では、強誘電体膜４に対する熱処理を行う前に、予め強誘電体膜４の露出部分を覆う保護膜７を形成しておくことにより、当該熱処理を行った場合に生じる、強誘電体膜４の構成元素の外部への放出を阻止するようにしている。

また、本発明では、強誘電体膜４に対する酸素ガスの雰囲気中におけるアニール処理を、導電性下部電極構造２がパターニングされていない状態、即ち、導電性プラグ１及び層間絶縁膜８上の全面に導電性下部電極構造２が形成されている状態で行うようにしている。これにより、本発明では、導電性プラグ１への酸素の侵入を遮断し、導電性プラグの酸化を回避する。

その後、図１Ｃに示すように、保護膜７をエッチングにより除去した後、ハードマスク６を用いたエッチングを行って、導電性下部電極構造２のパターニングを行う。続いて、ハードマスク６を除去して、強誘電体キャパシタを形成するようにしている。

−本発明を適用した具体的な実施形態−
以下、本発明の実施形態について説明する。但し、ここでは、便宜上、強誘電体メモリの各メモリセルの断面構造については、その製造方法と共に説明する。

図２Ａ〜図９Ｃは、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。

まず、図２Ａに示すように、半導体基板６１に素子分離構造６２と、例えばｐウェル９１を形成し、更に、半導体基板６１上に、ＭＯＳＦＥＴ１０１、１０２を形成するとともに、各ＭＯＳＦＥＴを覆う例えばＳｉＯＮ膜（シリコン酸窒化膜）６７を形成する。

具体的には、まず、Ｓｉ基板等の半導体基板６１に素子分離構造、ここではＳＴＩ
（Shallow Trench Isolation）法による素子分離構造６２を形成し、素子形成領域を画定する。なお、本実施形態では、ＳＴＩ法により素子分離構造を形成するようにしているが、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分離構造を形成するようにしてもよい。

続いて、半導体基板６１の素子形成領域の表面に、例えばホウ素（Ｂ）を、例えば、エネルギー３００ｋｅＶ、ドーズ量３．０×１０^１３ｃｍ^−２の条件でイオン注入して、ｐウェル９１を形成する。続いて、半導体基板６１上に、例えば熱酸化法により、厚さ３ｎｍ程度のシリコン酸化膜を形成する。続いて、シリコン酸化膜上に、ＣＶＤ法により、厚さ１８０ｎｍ程度の多結晶シリコン膜を形成する。続いて、多結晶シリコン膜及びシリコン酸化膜を、素子形成領域のみに残すパターニングを行って、シリコン酸化膜からなるゲート絶縁膜６３と、多結晶シリコン膜からなるゲート電極６４を形成する。このゲート電極６４は、ワード線の一部を構成する。

続いて、ゲート電極６４をマスクとして、半導体基板６１の表面に、例えばリン（Ｐ）を、例えば、エネルギー１３ｋｅＶ、ドーズ量５．０×１０^１４ｃｍ^−２の条件でイオン注入して、ｎ⁻型の低濃度拡散層９２を形成する。続いて、全面に、ＣＶＤ法により、厚さ３００ｎｍ程度のＳｉＯ_２膜を形成した後、異方性エッチングを行って、当該ＳｉＯ_２膜をゲート電極６４の側壁にのみ残して、サイドウォール６６を形成する。

続いて、ゲート電極６４及びサイドウォール６６をマスクとして、半導体基板６１の表面に、例えば砒素（Ａｓ）を、例えば、エネルギー１０ｋｅＶ、ドーズ量５．０×１０^１４ｃｍ^−２の条件でイオン注入して、ｎ^＋型の高濃度拡散層９３を形成する。

続いて、全面に、例えばスパッタリング法により、例えばＴｉ膜を堆積する。その後、温度４００℃乃至９００℃の熱処理を行うことによって、ゲート電極６４の多結晶シリコン膜とＴｉ膜がシリサイド反応し、ゲート電極６４の上面にシリサイド層６５が形成される。その後、フッ酸等を用いて、未反応のＴｉ膜を除去する。これにより、半導体基板６１上に、ゲート絶縁膜６３、ゲート電極６４、シリサイド層６５、サイドウォール６６、並びに低濃度拡散層９２及び高濃度拡散層９３からなるソース／ドレイン拡散層を備えたＭＯＳＦＥＴ１０１、１０２が形成される。なお、本実施形態においては、ｎチャンネル型のＭＯＳＦＥＴの形成を例にして説明を行ったが、ｐチャンネル型のＭＯＳＦＥＴを形成するようにしてもよい。続いて、前面に、プラズマＣＶＤ法により、厚さ２００ｎｍ程度のＳｉＯＮ膜６７を形成する。

次いで、図２Ｂに示すように、層間絶縁膜６８、グルー膜６９ａ、Ｗプラグ６９ｂ及び６９ｃを形成する。

具体的には、まず、ＴＥＯＳ（tetraethyl orthosilicate）ガスを用いたプラズマＣＶＤ法により、ＳｉＯＮ膜６７上に、厚さが１０００ｎｍ程度のシリコン酸化膜を堆積した後、これをＣＭＰ法により平坦化し、シリコン酸化膜からなる層間絶縁膜６８を、厚さ７００ｎｍ程度で形成する。

続いて、各ＭＯＳＦＥＴの高濃度拡散層９３まで到達するビア孔６９ｄを、例えば０．２５μｍ程度の径で層間絶縁膜６８及びＳｉＯＮ膜６７に形成する。その後、全面に、例えばスパッタリング法により、Ｔｉ膜を厚さ３０ｎｍ程度、ＴｉＮ膜を厚さ２０ｎｍ程度で連続して積層する。

続いて、更に、ＣＶＤ法により、当該各ビア孔６９ｄ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜６８の表面が露出までＷ膜、ＴｉＮ膜及びＴｉ膜を研磨して平坦化を行うことにより、ビア孔６９ｄ内に、Ｔｉ膜及びＴｉＮ膜からなるグルー膜６９ａと、Ｗプラグ６９ｂ、６９ｃを形成する。Ｗプラグ６９ｂ、６９ｃは、層間絶縁膜６８の平坦面上に対して厚さ３００ｎｍ程度で形成される。ここで、Ｗプラグ６９ｂは、各ＭＯＳＦＥＴのソース／ドレイン拡散層のうちの一方と接続するものであり、Ｗプラグ６９ｃは、他方と接続するものである。

次いで、図２Ｃに示すように、前面に、プラズマＣＶＤ法により、厚さ１３０ｎｍ程度のシリコン酸窒化膜（ＳｉＯＮ膜）７０を形成する。このシリコン酸窒化膜７０は、Ｗプラグ６９ｂ、６９ｃの酸化を防止する酸化防止膜となる。ここでは、ＳｉＯＮ膜の替わりに、例えば、シリコン窒化膜やアルミナ膜（Ａｌ_２Ｏ_３膜）を形成するようにしてもよい。続いて、シリコン酸窒化膜７０上に、ＴＥＯＳを原料としたプラズマＣＶＤ法により、厚さ３００ｎｍ程度のシリコン酸化膜からなる層間絶縁膜７１を形成する。

次いで、図３Ａに示すように、グルー膜７２ａ及びＷプラグ７２ｂを形成する。

具体的には、まず、Ｗプラグ６９ｂの表面を露出させるビア孔７２ｃを、例えば０．２５μｍ程度の径で層間絶縁膜７１及びシリコン酸窒化膜７０に形成する。その後、全面に、スパッタリング法により、Ｔｉ膜を厚さ３０ｎｍ程度、ＴｉＮ膜を厚さ２０ｎｍ程度で連続して積層する。

続いて、更に、ＣＶＤ法により、当該各ビア孔７２ｃ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜７１の表面が露出までＷ膜、ＴｉＮ膜及びＴｉ膜を研磨して平坦化を行うことにより、ビア孔７２ｃ内に、グルー膜７２ａ及びＷプラグ７２ｂを形成する。

この場合のＣＭＰ法では、研磨対象であるＷ膜、ＴｉＮ膜及びＴｉ膜の研磨速度が下地の層間絶縁膜７１よりも速くなるようなスラリ、例えば、Cabot Microelectronics Corporation製の商品名ＳＳＷ２０００を使用する。そして、この場合、層間絶縁膜７１上に研磨残を残さないために、このＣＭＰ法による研磨では、その研磨量がＷ膜、ＴｉＮ膜及びＴｉ膜の合計膜厚よりも厚く設定される。その結果、図３Ａに示すように、Ｗプラグ７２ｂの上面の位置が層間絶縁膜７１の上面の位置よりも低くなり、凹部（以下、この凹部を「リセス」と称する）７２ｄが形成される。このリセス７２ｄの深さは２０ｎｍ〜５０ｎｍ程度であり、典型的には、５０ｎｍ程度である。

その後、層間絶縁膜７１の表面を、ＮＨ_３（アンモニア）ガスの雰囲気中でプラズマ処理し、層間絶縁膜７１の表面の酸素原子にＮＨ基を結合させる。このアンモニアガスを用いたプラズマ処理は、例えば、半導体基板６１に対して９ｍｍ（３５０ｍｉｌｓ）程度離間した位置に対向電極を有する平行平板型のプラズマ処理装置を用いて、圧力２６６Ｐａ（２．０Ｔｏｒｒ）程度、基板温度４００℃程度で保持された処理容器中に、アンモニアガスを流量３５０ｓｃｃｍ程度で供給し、半導体基板６１に１３．５６ＭＨｚ程度の高周波を電力１００Ｗ程度、また、前記対向電極に３５０ｋＨｚ程度の高周波を電力５５Ｗ程度、それぞれ６０秒間程度で供給することにより行われる。

次いで、図３Ｂに示すように、リセス７２ｄを埋めるとともに、層間絶縁膜７１上を覆うＴｉＮ（窒化チタン）膜７３を形成する。

具体的には、まず、前面に、例えば、半導体基板６１とターゲットの間の距離を６０ｍｍ程度に設定したスパッタリング装置を用いて、圧力０．１５Ｐａ（１．１×１０^−３Ｔｏｒｒ）程度のＡｒ雰囲気下で、基板温度２０℃程度、ＤＣ電力２．６ｋＷ程度を７秒間程度供給するスパッタリング法により、厚さ１００ｎｍ程度のＴｉ膜を形成する。このＴｉ膜は、アンモニアガスを用いてプラズマ処理された層間絶縁膜７１上に形成されているため、そのＴｉ原子が層間絶縁膜７１の酸素原子に捕獲されることなく、層間絶縁膜７１の表面を自在に移動することができ、その結果、結晶面が（００２）面に配向した自己組織化されたＴｉ膜となる。

続いて、このＴｉ膜に対して、窒素雰囲気中で、温度６５０℃程度、時間６０秒程度のＲＴＡ（Rapid Thermal Annealing）による熱処理を行うことによって、下地導電膜となる厚さ１００ｎｍ程度のＴｉＮ膜７３を形成する。ここで、ＴｉＮ膜７３は、その結晶面が（１１１）面に配向したものとなる。また、この下地導電膜の厚さは、１００ｎｍ〜３００ｎｍ程度が好ましく、本実施形態では１００ｎｍ程度としている。この下地導電膜としては、ＴｉＮ膜に限らず、例えば、タングステン（Ｗ）膜、シリコン（ＳｉＯ_２）膜及び銅（Ｃｕ）膜を用いることも可能である。

なお、この状態では、ＴｉＮ膜７３は、リセス７２ｄの形状を反映してその上面に凹部が形成され、当該ＴｉＮ膜７３の上方に形成される強誘電体膜の結晶性が劣化する（強誘電体膜の配向が不均一になる）要因となる。これにより、強誘電体キャパシタのスイッチング電荷量が低下し、強誘電体メモリの信頼性が低下すると共に、低電圧動作が困難になるという問題が発生する。そこで、本実施形態では、図３Ｂに示すように、ＣＭＰ法によりＴｉＮ膜７３の上面を研磨して平坦化し、上述した凹部を除去するようにする。このＣＭＰ法で使用するスラリは特に限定されないが、本実施形態では前述したCabot Microelectronics Corporation製の商品名ＳＳＷ２０００を使用する。

この平坦化されたＴｉＮ膜７３の層間絶縁膜７１上の厚さは、研磨誤差に起因して半導体基板６１の面内や、複数の半導体基板間でバラツキが生じる。このバラツキを考慮して、本実施形態では、当該ＣＭＰ法による研磨時間を制御して、平坦化後の厚さの目標値を５０ｎｍ〜１００ｎｍ程度としている。本実施形態では、平坦化されたＴｉＮ膜７３の層間絶縁膜７１上の厚さを５０ｎｍ程度としている。

また、ＴｉＮ膜７３に対しＣＭＰ法による平坦化を行った後では、当該ＴｉＮ膜７３の上面付近の結晶が研磨によって歪んだ状態となっている。そして、上方に形成される強誘電体キャパシタの下部電極がこの歪みの影響を受けると、下部電極の結晶性が劣化し（下部電極の配向が不均一となり）、ひいては、その上に形成される強誘電体膜の結晶性が劣化する（強誘電体膜の配向が不均一となる）ことになる。

このような不具合を回避するために、本実施形態では、図３Ｃに示すように、平坦化が行われたＴｉＮ膜７３の上面を、ＮＨ_３（アンモニア）ガスの雰囲気中でプラズマ処理する。このプラズマ処理を行うことにより、ＴｉＮ膜７３の結晶の歪みが解消し、当該ＴｉＮ膜７３の上方に形成する膜（強誘電体膜等）の結晶性の劣化を防止することができる。

次いで、図４Ａに示すように、結晶の歪みが解消されたＴｉＮ膜７３上に結晶性導電密着膜として、スパッタリング法により、厚さ２０ｎｍ程度のＴｉ膜７４を形成する。続いて、窒素雰囲気中で、温度６５０℃程度、時間６０秒程度のＲＴＡによる熱処理を行うことによって、結晶面が（１１１）面に配向したＴｉ膜７４となる。このＴｉ膜７４は、密着膜としての機能を有すると共に、自身の配向の作用によってその上に形成される膜の配向を高める機能も有する。この結晶性導電密着膜としては、ＴｉＮ膜に限定されるものでなく、例えば、厚さ２０ｎｍ程度のＩｒ膜やＰｔ膜などの薄い貴金属膜を用いることも可能である。

次いで、図４Ｂに示すように、Ｔｉ膜７４上に、Ｗプラグ７２ｂの酸化を防止するための酸化防止膜７５を形成する。

具体的に本実施形態では、Ｔｉ膜７４上に酸化防止膜７５として、反応性スパッタリング法により、厚さ１００ｎｍ程度のＴｉＡｌＮ膜を形成する。例えば、ここでの反応性スパッタリング法は、Ｔｉ及びＡｌを合金化したターゲットとして使用し、Ａｒガスを流量４０ｓｃｃｍ程度及び窒素（Ｎ_２）ガスを流量１０ｓｃｃｍ程度で供給した混合雰囲気中において、圧力２５３．３Ｐａ（１．９Ｔｏｒｒ）程度、基板温度４００℃、電力１．０ｋＷの条件下で行われる。

本実施形態では、酸化防止膜７５として、ＴｉＡｌＮからなる膜を適用した例を示したが、本発明においてはこれに限定されず、例えば、Ｉｒ、あるいはＲｕを含む膜を適用することも可能である。また、本実施形態では、酸化防止膜７５、結晶性導電密着膜であるＴｉ膜７４、及びＴｉＮ膜７３から、本発明における「導電性下部構造」が構成されている。

次いで、図４Ｃに示すように、酸化防止膜７５に、例えば、Ａｒ雰囲気中において、圧力０．１１Ｐａ（８．３×１０^−４Ｔｏｒｒ）程度、基板温度５００℃程度、電力０．５ｋＷの条件下におけるスパッタリング法により、厚さ１００ｎｍ程度のＩｒ膜７６ａを形成する。このＩｒ膜７６ａは、強誘電体キャパシタの下部電極となる膜である。

次いで、図５Ａに示すように、Ｉｒ膜７６ａ上に、ＭＯ−ＣＶＤ法により、強誘電体キャパシタのキャパシタ膜となる強誘電体膜７７を形成する。具体的に、本実施形態の強誘電体膜７７は、２層構造を有するチタン酸ジルコン酸鉛（ＰＺＴ：（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３））膜、即ち、第１のＰＺＴ膜７７ａ及び第２のＰＺＴ膜７７ｂで形成される。

具体的には、まず、Ｐｂ（ＤＰＭ）_２，Ｚｒ（ｄｍｈｄ）_４及びＴｉ（Ｏ−ｉＯｒ）_２（ＤＰＭ）_２を、それぞれＴＨＦ（Tetra Hydro Furan：Ｃ_４Ｈ_８Ｏ）溶媒中にいずれも濃度０．３ｍｏｌ／ｌ程度で溶解し、Ｐｂ，Ｚｒ及びＴｉの各液体原料を形成する。さらに、ＭＯ−ＣＶＤ装置の気化器に流量０．４７４ｍｌ／分程度のＴＨＦ溶媒とともに、これらの液体原料をそれぞれ、０．３２６ｍｌ／分程度、０．２００ｍｌ／分程度、及び０．２００ｍｌ／分程度の流量で供給して気化させることにより、Ｐｂ，ＺｒおよびＴｉの原料ガスを形成する。

そして、ＭＯ−ＣＶＤ装置において、圧力６６５Ｐａ（５．０Ｔｏｒｒ）程度、基板温度６２０℃程度の条件下で、Ｐｂ，Ｚｒ及びＴｉの原料ガスを、６２０秒間程度供給することにより、Ｉｒ膜７６ａ上に、厚さ１００ｎｍ程度の第１のＰＺＴ膜７７ａを形成する。

続いて、全面に、例えばスパッタリング法により、厚さ１ｎｍ乃至３０ｎｍ、本実施形態では２０ｎｍ程度のアモルファス状態の第２のＰＺＴ膜７５ｂを形成する。また、第２のＰＺＴ膜７７ｂをＭＯ−ＣＶＤ法で形成する場合は、鉛（Ｐｂ）供給用の有機ソースとして、Ｐｂ（ＤＰＭ）_２（Ｐｂ（Ｃ_１１Ｈ_１９Ｏ_２）_２）をＴＨＦ液に溶かした材料が用いられる。また、ジルコニウム（Ｚｒ）供給用の有機ソースとして、Ｚｒ（ＤＭＨＤ）_４（Ｚｒ（（Ｃ_９Ｈ_１５Ｏ_２）_４）をＴＨＦ液に溶かした材料が用いられる。また、チタン（Ｔｉ）供給用の有機ソースとして、Ｔｉ（Ｏ−ｉＰｒ）_２（ＤＰＭ）_２（Ｔｉ（Ｃ_３Ｈ_７Ｏ）_２（Ｃ_１１Ｈ_１９Ｏ_２）_２）をＴＨＦ液に溶かした材料が用いられる。

なお、本実施形態では、強誘電体膜７７の形成を、ＭＯ−ＣＶＤ法及びスパッタリング法により行うようにしているが、本発明においてはこれに限定されるわけでなく、例えば、ゾル−ゲル法、有機金属分解（ＭＯＤ）法、ＣＳＤ（Chemical Solution Deposition）法、化学気相蒸着（ＣＶＤ）法又はエピタキシャル成長法により形成することも可能である。

次いで、図５Ｂに示すように、第２のＰＺＴ膜７７ｂ上に、ＩｒＯ_ｘ膜７８ａ、ＩｒＯ_Ｙ膜７８ｂ及びＩｒ膜７９を順次形成する。ここで、ＩｒＯ_ｘ膜７８ａは、上部電極の下層膜として機能するものであり、ＩｒＯ_Ｙ膜７８ｂは、上部電極の上層膜として機能するものである。

ＩｒＯ_ｘ膜７８ａの形成にあたっては、先ず、スパッタリング法により、成膜の時点で結晶化したＩｒＯ_ｘ膜を、厚さ１０ｎｍ乃至７５ｎｍ程度、本実施形態では５０ｎｍ程度で形成する。この際のスパッタリングの条件としては、イリジウムの酸化が生じる条件下、例えば、成膜温度を、２０℃乃至４００℃程度、本実施形態では３００℃程度とし、成膜ガスとしてＡｒ及びＯ_２を用いてこれらをいずれも流量１００ｓｃｃｍ程度で供給し、また、スパッタリング時の電力を１ｋＷ〜２ｋＷ程度とする。この際、成膜ガスを構成するＯ_２ガス及びＡｒガスの圧力に対するＯ_２ガスの分圧を１０％乃至６０％程度とすることが好ましい。

その後、温度７２５℃程度で且つ、酸素を流量２０ｓｃｃｍ程度、Ａｒを流量１９８０ｓｃｃｍ程度で供給した雰囲気中で、ＲＴＡによる熱処理を６０秒間程度行う。この熱処理は、強誘電体膜７７（第２のＰＺＴ膜７７ｂ）を完全に結晶化させて酸素欠損を補償すると同時に、ＩｒＯ_ｘ膜７８ａのプラズマダメージも回復させる。このＲＴＡによる熱処理は、温度６５０℃乃至７５０℃程度、熱処理の際の雰囲気中の酸素含有量を１％乃至５０％とすることが好ましい。

続いて、ＩｒＯ_ｘ膜７８ａ上に、例えば、Ａｒ雰囲気中において、圧力０．８Ｐａ（６．０×１０^−３Ｔｏｒｒ）程度、電力１．０ｋＷ程度、堆積時間７９秒間程度の条件によるスパッタリング法により、ＩｒＯ_Ｙ膜７８ｂを、厚さ１００ｎｍ乃至３００ｎｍ程度、具体的に本実施形態では２００ｎｍ程度で形成する。本実施形態では、工程での劣化を抑えるために、ＩｒＯ_Ｙ膜７８ｂは、ＩｒＯ_２の化学量論組成に近い組成のものを適用し、水素に対して触媒作用が生じることを回避する。これにより、強誘電体膜７７が水素ラジカルにより還元されてしまう問題を抑制し、強誘電体キャパシタの水素耐性が向上する。

続いて、ＩｒＯ_Ｙ膜７８ｂ上に、例えば、Ａｒ雰囲気中において、圧力１．０Ｐａ（７．５×１０^−３Ｔｏｒｒ）程度、電力１．０ｋＷ程度の条件によるスパッタリング法により、厚さ１００ｎｍ程度のＩｒ膜７９を形成する。このＩｒ膜７９は、強誘電体膜７７に対して配線層等の形成の際に生じた水素が侵入するのを防ぐ水素拡散防止膜として機能するものである。なお、水素拡散防止膜としては、他にＰｔ膜やＳｒＲｕＯ_３膜を用いることも可能である。

次いで、半導体基板６１の背面洗浄を行った後、図５Ｃに示すように、Ｉｒ膜７９上に、ＴｉＮ膜８０及びシリコン酸化膜８１を順次形成する。このＴｉＮ膜８０及びシリコン酸化膜８１は、強誘電体キャパシタを形成する際のハードマスクとなるものである。

ここで、ＴｉＮ膜８０の形成にあたっては、例えば、スパッタリング法を用いる。また、シリコン酸化膜８１の形成にあたっては、例えば、ＴＥＯＳガスを用いたＣＶＤ法を用いる。

次いで、図６Ａに示すように、シリコン酸化膜８１を、強誘電体キャパシタ形成領域のみを覆うようにパターニングする。その後、シリコン酸化膜８１をマスクにしてＴｉＮ膜８０をエッチングして、強誘電体キャパシタ形成領域のみを覆うシリコン酸化膜８１及びＴｉＮ膜８０からなるハードマスクを形成する。

次いで、図６Ｂに示すように、ＨＢｒ、Ｏ_２、Ａｒ及びＣ_４Ｆ_８の混合ガスをエッチングガスとするプラズマエッチングにより、ハードマスクで覆われていない領域のＩｒ膜７９、ＩｒＯ_Ｙ膜７８ｂ、ＩｒＯ_ｘ膜７８ａ、第２のＰＺＴ膜７７ｂ、第１のＰＺＴ膜７７ａ及びＩｒ膜７６ａを除去する。これにより、ＩｒＯ_ｘ膜７８ａ及びＩｒＯ_Ｙ膜７８ｂからなる上部電極７８と、第１のＰＺＴ膜７７ａ及び第２のＰＺＴ膜７７ｂからなる強誘電体膜７７と、Ｉｒ膜７６ａからなる下部電極７６とを有する強誘電体キャパシタが形成される。このプラズマエッチングでは、エッチングが酸化防止膜７５上で停止し、当該プラズマエッチングが終了した後でも、半導体基板６１の全面が酸化防止膜７５で覆われた状態となっている。

なお、本実施形態では、上部電極７８として、イリジウム酸化物膜（ＩｒＯ_ｘ膜及びＩｒＯ_Ｙ膜）を適用した例を示したが、本発明においてはこれに限定されず、Ｉｒ（イリジウム）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、ロジウム（Ｒｈ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）及びパラジウム（Ｐｄ）のうち、少なくともいずれか１種の金属を含む膜、又は、当該１種の金属における酸化物を含む膜を適用することも可能である。例えば、上部電極７８を、ＳｒＲｕＯ_３の導電性酸化物を含む膜で形成するようにしてもよい。

また、強誘電体キャパシタの強誘電体膜７７としては、例えば、熱処理により結晶構造がＢｉ層状構造（例えば、（Ｂｉ_１−ｘＲ_ｘ）Ｔｉ_３Ｏ_１２（Ｒは希土類元素：０＜ｘ＜１）、ＳｒＢｉ_２Ｔａ_２Ｏ_９、及びＳｒＢｉ_４Ｔｉ_４Ｏ_１５のうちから選ばれた１種）又はペロブスカイト構造となる膜を形成することができる。このような強誘電体膜７７として、本実施形態で用いたＰＺＴ膜の他、Ｌａ、Ｃａ、Ｓｒ、Ｓｉの少なくともいずれかを微量ドープしたＰＺＴ、ＳＢＴ、ＢＬＴ、並びにＢｉ層状化合物などの一般式ＡＢＯ_３で表される膜を適用することも可能である。

また、本実施形態では、下部電極７６として、Ｉｒ膜を適用した例を示したが、本発明においてはこれに限定されず、Ｉｒ、Ｒｕ、Ｐｔ及びＰｄのうち、少なくともいずれか１種の金属を含む膜、又は、当該１種の金属における酸化物を含む膜を適用することも可能である。この場合、特に、Ｐｔなどの白金族の金属や、ＰｔＯ、ＩｒＯ_ｘ、ＳｒＲｕＯ_３などの導電性酸化物を用いることが好適である。

次いで、図６Ｃに示すように、ドライエッチング又はウエットエッチングにより、シリコン酸化膜８１を除去する。

次いで、図７Ａに示すように、全面に、スパッタリング法により、厚さ２０ｎｍ乃至５０ｎｍ程度の保護膜８２を形成する。具体的に、本実施形態では、保護膜８２として、アルミナ膜（Ａｌ_２Ｏ_３膜）を形成する。スパッタリング法により保護膜８２を形成する場合には、前述したように保護膜８２の厚さを２０ｎｍ乃至５０ｎｍ程度で形成することが望ましく、その厚さが２０ｎｍ未満になると強誘電体キャパシタの側面を保護膜８２でしっかりと覆うことが難しくなり、その厚さが５０ｎｍを超えると当該保護膜８２を後工程において加工する際のスループットに支障をきたす。

また、この保護膜８２の成膜方法としては、スパッタリング法の他に、ＭＯ−ＣＶＤ法やＡＬＤ（Atomic Layer Dielectric）法を適用することも可能である。ＭＯ−ＣＶＤ法やＡＬＤ法により保護膜８２を形成する場合には、その厚さを１ｎｍ乃至２０ｎｍ程度で形成することが望ましく、ＭＯ−ＣＶＤ法やＡＬＤ法では、この膜厚でも強誘電体キャパシタの側面を保護膜８２でしっかりと覆うことができる。また、この場合、保護膜８２の厚さが２０ｎｍを超えると、強誘電体膜７７に対する次の回復アニールの時に当該保護膜が酸素をバリアしてしまい、強誘電体膜７７のダメージを回復し難くなる。この保護膜８２は、前述したようにスパッタリング法、ＭＯ−ＣＶＤ法あるいはＡＬＤ法により形成することが可能であり、この保護膜８２の形成され得る膜厚の範囲としては、１ｎｍ乃至５０ｎｍ程度となる。

この保護膜８２を構成するＡｌ_２Ｏ_３膜は、水素や水分等の還元性物質が透過することを阻止する機能に優れており、還元性物質によって強誘電体膜７７が還元され、強誘電体特性が劣化してしまうことを防止する役割を担う。

ところで、強誘電体膜７７は、その上方に形成された膜の成膜の際のスパッタリングや、パターニングを行う際のエッチング等によってダメージを受けて酸素欠乏の状態となっており、その強誘電体特性が劣化している。

そこで、本実施形態では、図７Ｂに示すように、強誘電体膜７７のダメージを回復させる目的で、酸素ガスを含有する雰囲気中において強誘電体膜７７に対して熱処理（回復アニール）を行う。この回復アニールの条件は、炉内において基板温度５５０℃乃至７００℃で行われる。これは、基板温度が５５０℃未満になると強誘電体膜７７のダメージが完全に回復できないという不具合が生じ、また、基板温度が７００℃を超えると強誘電体膜７７のダメージは回復できるが、強誘電体膜７７の構成元素の一部が蒸発してしまい、これにより、例えば強誘電体膜７７にＰｂ欠損などの問題が発生して、強誘電体キャパシタの電気特性が低下するという不具合が生じるためである。また、強誘電体膜７７がＰＺＴである場合には、酸素（Ｏ_２）ガスを含有する雰囲気中において、基板温度を６５０℃程度で、６０分間の回復アニールを行うことが望ましい。

このように、本実施形態では、回復アニールを行う前に、予め強誘電体膜７７の露出部分を覆う保護膜８２を形成しているため、強誘電体膜７７の構成元素（本実施形態では、強誘電体膜７７としてＰＺＴを用いているためＰｂ）の外部への放出を阻止することが可能となっている。

また、本実施形態の場合には、酸素ガスを含有する雰囲気中で回復アニールを行っても、Ｗプラグ７２ｂの上方全面に、酸化防止膜７５が残存しているので、当該回復アニールの雰囲気中における酸素が酸化防止膜７５に遮断され、Ｗプラグ７２ｂには至らない。これにより、非常に酸化され易いＷプラグ７２ｂの酸化を防止することができ、コンタクト不良の発生を低減し、半導体装置の歩留まりを向上させることが可能となる。

しかも、本実施形態では、Ｗプラグ７２ｂ上に、ＣＭＰ法による平坦化を行ったＴｉＮ膜７３を形成しているため、リセス７２ｄに起因した凹部が酸化防止膜７５に形成されることを回避でき、当該酸化防止膜７５が均一な厚さで形成される。そのため、酸化防止膜７５の全ての部分において、回復アニールの際の酸素の侵入を効果的に遮断することができ、Ｗプラグ７２ｂの酸化を確実に防止しながら、強誘電体膜７７に対する回復アニールを十分に行うことが可能となる。

次いで、図７Ｃに示すように、保護膜８２に対してエッチバックを行って、ＴｉＮ膜８０、Ｉｒ膜７９、上部電極７８、強誘電体膜７７及び下部電極７６の側壁以外の保護膜８２を除去する。

このエッチバックは、例えば、ダウンフロー型のプラズマエッチングチャンバ内に、流量比で５％のＣＦ_４ガスと９５％のＯ_２ガスとの混合ガスをエッチングガスとして供給すると共に、チャンバの上部電極に周波数２．４５ＧＨｚ程度で電力１４００Ｗの高周波電力を供給し、また、基板温度２００℃程度の条件下で行われる。また、このエッチバックは、例えば、Ｈ_２Ｏ_２、ＮＨ_２ＯＨ及び純水の混合溶液をエッチング液とするウエットエッチングにより行うようにしてもよい。

なお、このエッチバックは異方的に行われるので、ＴｉＮ膜８０、Ｉｒ膜７９、上部電極７８、強誘電体膜７７及び下部電極７６の側壁には、保護膜８２が残存し、強誘電体膜７７がその側面方向から当該エッチバックにより損傷（ダメージ）を受けることを防止できる。

次いで、ＴｉＮ膜８０をマスクとしたエッチングにより、図８Ａに示すように、強誘電体キャパシタ形成領域以外の領域の酸化防止膜７５、Ｔｉ膜７４及びＴｉＮ膜７３を除去する。その後、ＴｉＮ膜８０を除去する。このＴｉＮ膜８０を除去することにより、保護膜８２は、Ｉｒ膜７９、上部電極７８、強誘電体膜７７及び下部電極７６の側壁にのみ残る。

次いで、図８Ｂに示すように、全面に、厚さ４０ｎｍ程度のＡｌ_２Ｏ_３膜８３を形成する。このＡｌ_２Ｏ_３膜８３は、強誘電体膜７７に対して配線層等の形成の際に生じた水素が侵入するのを防ぐ水素拡散防止膜として機能するものである。具体的に、本実施形態では、まず、スパッタリング法により、厚さ２０ｎｍ程度のＡｌ_２Ｏ_３膜を形成した後、更に続いて、ＣＶＤ法により、厚さ２０ｎｍ程度のＡｌ_２Ｏ_３膜を形成して、Ａｌ_２Ｏ_３膜８３を形成する。

次いで、図８Ｃに示すように、Ａｌ_２Ｏ_３膜８３上に、層間絶縁膜８４及びＡｌ_２Ｏ_３膜８５を順次形成する。

具体的には、先ず、全面に、例えばプラズマＴＥＯＳを用いたＣＶＤ法により、例えば厚さ１５００ｎｍ程度のシリコン酸化膜を堆積する。その後、ＣＭＰ法により、当該シリコン酸化膜を平坦化して層間絶縁膜８４を形成する。

ここで、層間絶縁膜８４としてシリコン酸化膜を形成する場合には、原料ガスとして、例えば、ＴＥＯＳガス、酸素ガス及びヘリウムガスの混合ガスを用いる。なお、層間絶縁膜８４として、例えば、絶縁性を有する無機膜等を形成するようにしてもよい。層間絶縁膜８４の形成後、Ｎ_２Ｏガス又はＮ_２ガス等を用いて発生させたプラズマ雰囲気にて、熱処理を行う。この熱処理の結果、層間絶縁膜８４中の水分が除去されるとともに、層間絶縁膜８４の膜質が変化し、層間絶縁膜８４中に水分が入りにくくなる。

続いて、層間絶縁膜８４上に、例えばスパッタリング法又はＣＶＤ法により、バリア膜となるＡｌ_２Ｏ_３膜８５を、厚さ２０ｎｍ乃至１００ｎｍで形成する。このＡｌ_２Ｏ_３膜８５は、平坦化された層間絶縁膜８４上に形成されるため、平坦に形成される。

次いで、図９Ａに示すように、全面に、例えばプラズマＴＥＯＳを用いたＣＶＤ法により、シリコン酸化膜を堆積し、その後、ＣＭＰ法により、当該シリコン酸化膜を平坦化して、厚さ８００ｎｍ乃至１０００ｎｍの層間絶縁膜８６を形成する。なお、層間絶縁膜８６として、シリコン酸窒化膜（ＳｉＯＮ膜）又はシリコン窒化膜等を形成するようにしてもよい。

次いで、図９Ｂに示すように、グルー膜８７ａ、Ｗプラグ８７ｂ、グルー膜８８ａ及びＷプラグ８８ｂを形成する。

具体的には、先ず、強誘電体キャパシタにおける水素拡散防止膜であるＩｒ膜７９の表面を露出させるビア孔８７ｃを、層間絶縁膜８６、Ａｌ_２Ｏ_３膜８５、層間絶縁膜８４及びＡｌ_２Ｏ_３膜８３に形成する。続いて、温度５５０℃程度の酸素雰囲気中において熱処理を行って、ビア孔８７ｃの形成に伴って強誘電体膜７７中に生じた酸素欠損を回復させる。

その後、全面に、例えば、スパッタリング法によりＴｉ膜を堆積し、続いて、ＭＯ−ＣＶＤ法によりＴｉＮ膜を連続して堆積する。この場合、ＴｉＮ膜から炭素除去を行う必要があるため、窒素と水素との混合ガスのプラズマ中における処理が必要になるが、本実施形態では、強誘電体キャパシタに水素拡散防止膜となるＩｒ膜７９を形成しているため、強誘電体膜７７に水素が侵入して当該強誘電体膜７７を還元してしまうという問題は生じない。

続いて、ＣＶＤ法により、ビア孔８７ｃ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜８６の表面が露出までＷ膜、ＴｉＮ膜及びＴｉ膜を研磨して平坦化を行うことにより、ビア孔８７ｃ内に、Ｔｉ膜及びＴｉＮ膜からなるグルー膜８７ａと、Ｗプラグ８７ｂを形成する。

続いて、Ｗプラグ６９ｃの表面を露出させるビア孔８８ｃを、層間絶縁膜８６、Ａｌ_２Ｏ_３膜８５、層間絶縁膜８４、Ａｌ_２Ｏ_３膜８３、層間絶縁膜７１及びシリコン酸窒化膜７０に形成する。続いて、全面に、例えば、スパッタリング法により、ＴｉＮ膜を堆積する。その後、ビア孔８８ｃ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜８６の表面が露出までＷ膜及びＴｉＮ膜を研磨して平坦化を行うことにより、ビア孔８８ｃ内に、ＴｉＮ膜からなるグルー膜８８ａと、Ｗプラグ８８ｂを形成する。なお、このグルー膜８８ａは、例えば、スパッタリング法によりＴｉ膜を堆積し、続いて、ＭＯ−ＣＶＤ法によりＴｉＮ膜を連続して堆積して、Ｔｉ膜及びＴｉＮ膜の積層膜からなるものとして形成することも可能である。

次いで、図９Ｃに示すように、金属配線層８９を形成する。

具体的に、まず、前面に、例えばスパッタリング法により、厚さ６０ｎｍ程度のＴｉ膜、厚さ３０ｎｍ程度のＴｉＮ膜、厚さ３６０ｎｍ程度のＡｌＣｕ合金膜、厚さ５ｎｍ程度のＴｉ膜、及び厚さ７０ｎｍ程度のＴｉＮ膜を順次積層する。

続いて、フォトリソグラフィー技術を用いて、当該積層膜を所定形状にパターニングして、各Ｗプラグ８７ｂ，８８ｂ上に、Ｔｉ膜及びＴｉＮ膜からなるグルー膜８９ａと、ＡｌＣｕ合金膜からなる配線膜８９ｂと、Ｔｉ膜及びＴｉＮ膜からなるグルー膜８９ｃとからなる金属配線層８９を形成する。

その後、更に、層間絶縁膜の形成やコンタクトプラグの形成を行った後、２層目以降の金属配線層を形成し、更に、例えばシリコン酸化膜及びシリコン窒化膜からなるカバー膜を形成して、下部電極７６、強誘電体膜７７及び下部電極７８を有する強誘電体キャパシタを具備する本実施形態に係る強誘電体メモリを完成させる。

なお、本実施形態では、強誘電体キャパシタ上に形成する配線層として、Ｗプラグ（８７ｂ，８８ｂ）及びＡｌＣｕ合金膜からなる配線膜８９ｂを形成するようにしているが、例えば、強誘電体キャパシタ上に、Ａｌからなる配線層を形成するようにしてもよい。

また、本実施形態では、図７Ｂに示す強誘電体膜７７に対する回復アニール工程において、酸化性ガスの一例として酸素（Ｏ_２）ガスの雰囲気中で行うようにしているが、本発明においてはこれに限定されるわけでなく、例えば、亜酸化窒素（Ｎ_２Ｏ）、オゾン（Ｏ_３）等の酸化性ガスの雰囲気中で行うようにした形態であってもよい。Ｏ_３（オゾン）ガスの雰囲気中で強誘電体膜７７に対する回復アニールを行う場合には、本実施形態における酸素（Ｏ_２）ガスの雰囲気中で行う場合と比較して、より低温の温度、例えば４５０℃程度の温度で回復アニールを行うことが可能である。但し、この場合、５５０℃以上の温度になると、Ｏ_３がＯ_２に分解してしまうため、あまり好ましくはない。

本発明の実施形態に係る強誘電体メモリの製造方法によれば、強誘電体膜７７に対する酸素ガスの雰囲気中で回復アニールを行う前に、予め強誘電体膜７７の露出部分を覆う保護膜８２を形成するようにしたので、当該回復アニールを行った際に、強誘電体膜７７の構成元素の外部への放出を防止することができ、強誘電体膜７７を緻密な膜とすることが可能となる。また、当該回復アニールを、酸化防止膜７５等がパターニングされていない状態、即ち、導電性プラグ７２ｂ及び層間絶縁膜７１の上方の全面に酸化防止膜７５等が形成されている状態で行うようにしたので、導電性プラグ７２ｂへの酸素の侵入を遮断し、導電性プラグ７２ｂの酸化を回避することができる。

また、本発明の実施形態では、Ｗプラグ７２ｂ上に、ＣＭＰ法による平坦化を行ったＴｉＮ膜７３を形成するようにしたので、リセス７２ｄに起因した凹部がその上層膜に形成されることを回避することができる。これにより、強誘電体膜７７に対する当該リセス７２ｄの影響を遮断することができ、強誘電体膜７７の結晶性を良好な状態で維持することが可能となる。更に、本発明の実施形態では、平坦化が行われたＴｉＮ膜７３の上面を、ＮＨ_３（アンモニア）ガスの雰囲気中でプラズマ処理するようにしたので、平坦化によりＴｉＮ膜７３の結晶の歪みが生じた場合においても、当該結晶の歪みを解消することができ、ＴｉＮ膜７３の上方に形成する膜（強誘電体膜７７等）の結晶性の劣化を防止することが可能となる。

また、本発明の実施形態では、層間絶縁膜８４を形成する前に、強誘電体キャパシタを覆うようにＡｌ_２Ｏ_３膜８３（水素拡散防止膜）を形成するようにしたので、層間絶縁膜８４等の形成の際に生じる水素が強誘電体膜７７に対して侵入することを防止できる。

（変形例）
以下、本発明の実施形態に係る変形例について説明する。
以下に示す変形例について、本発明の実施形態で開示した構成部材等と同様のものについては同符号を付し、また、その構成部材等の製造方法についても本発明の実施形態で開示したものと同様であるため、その詳しい製造方法の説明は省略する。

図１０Ａ及び図１０Ｂは、本発明の実施形態の変形例に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。

変形例では、先ず、図２Ａ〜図２Ｃ及び図３Ａの各工程を経て、ビア孔７２ｃに、グルー膜７２ａ及びＷプラグ７２ｂを形成する。この際、Ｗプラグ７２ｂには、リセス７２ｄが形成されている。

次いで、図１０Ａに示すように、リセス７２ｄを埋めるように、ＴｉＮ膜７３ａを形成する。

具体的には、まず、層間絶縁膜７１の表面を、ＮＨ_３（アンモニア）ガスの雰囲気中でプラズマ処理し、層間絶縁膜７１の表面の酸素原子にＮＨ基を結合させる。続いて、前面に、例えば、スパッタリング法により、厚さ１００ｎｍ程度のＴｉ膜を形成する。その後、このＴｉ膜に対して、窒素雰囲気中で、温度６５０℃程度、時間６０秒程度のＲＴＡによる熱処理を行うことによって、下地導電膜となる厚さ１００ｎｍ程度のＴｉＮ膜を形成する。この下地導電膜としては、ＴｉＮ膜に限らず、例えば、ＴｉＡｌＮ膜、タングステン（Ｗ）膜、シリコン（ＳｉＯ_２）膜及び銅（Ｃｕ）膜を用いることも可能である。

この状態では、ＴｉＮ膜は、リセス７２ｄを反映してその上面に凹部が形成され、当該ＴｉＮ膜の上方に形成される強誘電体膜の結晶性が劣化する（強誘電体膜の配向が不均一になる）要因となる。

そこで、本例では、ＣＭＰ法により、層間絶縁膜７１の表面が露出まで当該ＴｉＮ膜を研磨して平坦化を行うことにより、当該ＴｉＮ膜に形成された凹部を除去すると共に、リセス７２ｄを埋めるＴｉＮ膜７３ａを形成する。

また、ＴｉＮ膜７３ａに対しＣＭＰ法による平坦化を行った後では、当該ＴｉＮ膜７３ａの上面付近の結晶が研磨によって歪んだ状態となっている。そして、上方に形成される強誘電体キャパシタの下部電極がこの歪みの影響を受けると、下部電極の結晶性が劣化し（下部電極の配向が不均一となり）、ひいては、その上に形成される強誘電体膜の結晶性が劣化する（強誘電体膜の配向が不均一となる）ことになる。

このような不具合を回避するために、本実施形態では、更に、図１０Ａに示すように、平坦化が行われたＴｉＮ膜７３ａの上面を、ＮＨ_３（アンモニア）ガスの雰囲気中でプラズマ処理する。このプラズマ処理を行うことにより、ＴｉＮ膜７３ａの結晶の歪みが解消し、当該ＴｉＮ膜７３ａの上方に形成する膜（強誘電体膜等）の結晶性の劣化を防止することができる。

次いで、全面に、図４Ａに示すＴｉ膜７４を形成した後、図４Ｂ〜図９Ｃの各工程を経ることにより、図１０Ｂに示す変形例に係る強誘電体メモリを完成させる。

変形例に係る強誘電体メモリの製造方法によれば、上述した本発明の実施形態に係る強誘電体メモリと同様の効果を奏することができる。

本発明によれば、導電性プラグの酸化を回避すると共に、緻密なキャパシタ膜を形成することができる。これにより、配線抵抗の増大を防止すると共に、キャパシタのスイッチング特性の向上を図ることが可能となる。

Claims (19)

1. 半導体基板の上方に導電性プラグを形成する工程と、
   前記導電性プラグ上に、導電性下部構造を形成する工程と、
   前記導電性下部構造上に、下部電極と上部電極との間にキャパシタ膜が挟持されてなるキャパシタを形成する工程と、
   前記上部電極の上方に、前記導電性下部構造をパターニングする際に用いるマスクを形成する工程と、
   前記マスクを形成した後、少なくとも前記キャパシタ膜の露出部分を覆う保護膜を形成する工程と、
   前記保護膜が形成された状態で、酸化性ガスの雰囲気中で前記キャパシタ膜に対して熱処理を行う工程と
   を含むことを特徴とする半導体装置の製造方法。
2. 前記保護膜は、アルミニウム酸化物、チタン酸化物及びチタン酸ジルコン酸鉛のうちの少なくともいずれか１種を含有する膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記導電性下部構造は、前記導電性プラグの酸化を防止する酸化防止膜を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
4. 前記導電性下部構造を形成する工程は、
   前記導電性プラグ及び当該導電性プラグが形成された層間絶縁膜上に、導電膜を形成する工程と、
   前記導電膜の上面を平坦化する工程と
   を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
5. 前記導電膜の上面を平坦化した後、当該導電膜の上面を、窒素を含有するガスの雰囲気中でプラズマ処理する工程を更に含むことを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記窒素を含有するガスは、ＮＨ_３ガスであることを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記導電膜の上面を平坦化する工程では、前記導電膜を、前記層間絶縁膜の表面が露出まで平坦化を行うことを特徴とする請求項４に記載の半導体装置の製造方法。
8. 前記熱処理を行った後、前記保護膜の全面をエッチングして、当該保護膜を前記キャパシタの側壁にのみ残す工程と、
   前記保護膜に対するエッチングを行った後、前記マスクを用いて前記導電性下部構造をパターニングする工程と
   を更に含むことを特徴とする請求項１に記載の半導体装置の製造方法。
9. 前記導電性下部構造をパターニングした後、前記キャパシタ膜への水素の拡散を防止する水素拡散防止膜を形成する工程を更に含むことを特徴とする請求項８に記載の半導体装置の製造方法。
10. 前記熱処理を行う工程は、前記半導体基板の温度を、５５０℃乃至７００℃の条件下で行うことを特徴とする請求項１に記載の半導体装置の製造方法。
11. 前記酸化性ガスは、酸素（Ｏ_２）ガス、亜酸化窒素（Ｎ_２Ｏ）ガス及びオゾン（Ｏ_３）ガスのうち、少なくともいずれかを含むガスであることを特徴とする請求項１に記載の半導体装置の製造方法。
12. 前記キャパシタを形成する工程において、少なくとも前記上部電極及び前記キャパシタ膜は、一括してパターニングされたものであることを特徴とする請求項１に記載の半導体装置の製造方法。
13. 前記キャパシタ膜は、強誘電体材料からなる膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
14. 前記上部電極は、Ｉｒ、Ｒｕ、Ｐｔ、Ｒｈ、Ｒｅ、Ｏｓ及びＰｄのうち、少なくともいずれか１種の金属を含む膜、又は、当該１種の金属における酸化物を含む膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
15. 前記下部電極は、Ｉｒ、Ｒｕ、Ｐｔ及びＰｄのうち、少なくともいずれか１種の金属を含む膜、又は、当該１種の金属における酸化物を含む膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
16. 前記保護膜は、スパッタ法、ＭＯＣＶＤ法又はＡＬＤ法により形成することを特徴とする請求項１に記載の半導体装置の製造方法。
17. 前記保護膜の膜厚は、１ｎｍ乃至５０ｎｍであることを特徴とする請求項１に記載の半導体装置の製造方法。
18. 前記キャパシタ膜は、ペロブスカイト構造の化合物膜又はＢｉ層状系構造の化合物膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
19. 前記酸化防止膜は、ＴｉＡｌＮ、ＴｉＡｌＯＮ、Ｉｒ及びＲｕからなる群から選択された導電体により形成されていることを特徴とする請求項３に記載の半導体装置の製造方法。
    

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