JP4522088B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、強誘電体メモリに好適な半導体装置の製造方法に関する。

強誘電体メモリ等に使用される強誘電体キャパシタの形成に当たっては、強誘電体膜の損傷を回復させるためのアニールが必要とされている。

図１６は、従来の強誘電体キャパシタを備えた半導体装置の製造方法の第１例（第１の従来例）を工程順に示す断面図である。この第１の従来例では、図１６（ａ）に示すように、層間絶縁膜１０１上に、下部電極１０３、ＰＺＴ膜１０４及び上部電極１０５からなる強誘電体キャパシタをパターニング等により形成する。

その後、酸素雰囲気中でキャパシタ回復アニールを行う。この際、図１６（ｂ）に示すように、ＰＺＴ膜１０４の露出している部分（側面）から酸素が供給されてＰＺＴ膜１０４中の酸素欠損が補われるため、キャパシタの特性が回復される。しかし、これと同時に、ＰＺＴ膜１０４中のＰｂが外部に拡散して蒸発してしまい、キャパシタの特性が劣化する。

続いて、図１６（ｃ）に示すように、後の配線工程（配線を形成する工程）での水素及び／水分の侵入に伴う劣化を防止するためのアルミナ保護膜１０６を形成し、更に層間絶縁膜１０２及び配線（図示せず）等を形成する。

このようにして製造された半導体装置においては、ＰＺＴ膜１０４のＰｂが減少して特性が劣化した部分はそのまま残る。このため、十分な特性が得られない。

そこで、強誘電体キャパシタを形成した後に比較的薄いキャパシタ保護膜を形成する方法もとられている。図１７は、従来の強誘電体キャパシタを備えた半導体装置の製造方法の第２例（第２の従来例）を工程順に示す断面図である。この第２の従来例では、図１７（ａ）に示すように、層間絶縁膜１０１上に、下部電極１０３、ＰＺＴ膜１０４及び上部電極１０５からなる強誘電体キャパシタをパターニング等により形成した後、比較的薄いアルミナ保護膜１０６を形成する。

その後、酸素雰囲気中でキャパシタ回復アニールを行う。この際、図１７（ｂ）に示すように、ＰＺＴ膜１０４の露出している部分（側面）から酸素が供給されてＰＺＴ膜１０４中の酸素欠損が補われるため、キャパシタの特性が回復される。このとき、第１の従来例とは異なり、Ｐｂの外部への拡散は生じない。

続いて、図１７（ｃ）に示すように、層間絶縁膜１０２を形成し、更に、配線（図示せず）等を形成する。しかし、第２の従来例では、層間絶縁膜１０２の形成時やその後の他の層間絶縁膜の形成時等に、アルミナ保護膜１０６を透過して水素及び／水分がＰＺＴ膜１０４中に侵入し、十分な特性が得られない。これは、アルミナ保護膜１０６の厚さが不十分だからである。

また、強誘電体キャパシタを形成した後に厚いキャパシタ保護膜を形成する方法も考えられる。図１８は、従来の強誘電体キャパシタを備えた半導体装置の製造方法の第３例（第３の従来例）を工程順に示す断面図である。この第３の従来例では、図１８（ａ）に示すように、層間絶縁膜１０１上に、下部電極１０３、ＰＺＴ膜１０４及び上部電極１０５からなる強誘電体キャパシタをパターニング等により形成した後、キャパシタの保護に関し十分に厚いアルミナ保護膜１０６を形成する。

その後、酸素雰囲気中でキャパシタ回復アニールを行う。この際、図１８（ｂ）に示すように、第１の従来例とは異なり、Ｐｂの外部への拡散は生じない。しかし、ＰＺＴ膜１０４の露出している部分（側面）からの酸素の供給も遮断されてしまい、酸素欠損が補われない。

続いて、図１７（ｃ）に示すように、層間絶縁膜１０２を形成し、更に、配線（図示せず）等を形成する。

このようにして製造された半導体装置においては、ＰＺＴ膜１０４の酸素欠損はそのまま残ったままである。このため、十分な特性が得られない。

強誘電体キャパシタを覆うアルミナ膜等の保護膜は、成膜による強誘電体膜の劣化が少ないプロセスで成膜される。強誘電体膜の劣化は、成膜雰囲気中に水素及び／又は水分が強誘電体膜を還元することにより引き起こされる。特に、ウェハに熱がかかることが多いＣＶＤ法では強誘電体膜の劣化は顕著である。

強誘電体膜を劣化させずに保護膜としてアルミナ膜を成膜する方法として、Ａｒガス雰囲気中でのアルミナのターゲットを使用したスパッタ法、及び酸素を含んだ雰囲気中でのアルミニウムのターゲットを使用した反応性スパッタ法が挙げられる。これらの方法では、還元性の雰囲気が存在しないので、強誘電体膜を劣化させずに保護膜の成膜が行われる。

しかし、微細化がすすむにつれてキャパシタの側壁形状が急峻となり、スパッタ法では保護膜の十分なカバレッジが得られない場合がある。十分なカバレッジを得ようとする場合には、ＣＶＤ法を採用する必要がある。しかし、ＣＶＤ法を採用する場合、上述のように、強誘電体膜が劣化しやすい。

そこで、特許文献１（特開２００２−１００７４２号公報）に、ＡＬＤ（Atomic layer deposition）法を採用してアルミナ膜を成膜する方法が記載されている。この方法では、保護膜として主に原子層気相成長（Atomic layer deposition）アルミナが用いられる。一般的に、原子層気相成長アルミナの形成時には、成膜雰囲気中に多量の水分が存在するため、成膜中に水分が強誘電体膜中に吸収されやすい。このため、この水分は、その後の熱処理等により強誘電体膜を劣化させる。つまり、ＡＬＤ法では、材料のＴＭＡ（トリメチルアルミニウム：tri-methyl-aluminum）の酸化剤として水が用いられていることが多く、この水分が成膜中又は後工程中で水素発生源となり、強誘電体膜が劣化するためである。そこで、特許文献１に記載された方法では、極めて薄い第１の保護膜（１ｎｍ〜１．５ｎｍ）を成膜した後、第１の保護膜の形成時に強誘電体膜中に吸収された水分を除去するためにアニールを行っている。そして、その後の配線工程での劣化要因に対する第２の保護膜を比較的厚く形成している。

しかし、特許文献１に記載された方法では、第１の保護膜が極めて薄い為、熱処理によるＰＺＴへの酸素補てんを行うことは可能であるが、ＰＺＴ中のＰｂの蒸発を十分に抑制することができない。

更に、従来、強誘電体キャパシタを形成した後でＳｉ系の層間絶縁膜１０２を形成した後には、バルクコンタクトとしてＷプラグを形成し、更に、Ｗプラグの酸化を防止するために窒素の混入した絶縁膜を形成し、その後、上部電極まで到達するコンタクトホール及び下部電極まで到達するコンタクトホールを形成している。そして、５００℃以上の高温で熱処理を行うことにより、コンタクトホールから酸素を供給して、キャパシタが受けたダメージ（工程劣化）を回復させている。

しかしながら、従来の方法では、このアニールによる回復の効率も十分とはいえない。

また、アルミナ保護膜を形成した後には、層間絶縁膜及び配線等を形成するが、層間絶縁膜を形成する際にも強誘電体膜に損傷が生じやすい。図１９乃至図２２は、従来の強誘電体キャパシタを備えた半導体装置の製造方法のうち、主に層間絶縁膜の形成に関する部分を工程順に示す断面図である。

先ず、電界効果トランジスタを半導体基板上に形成した後に、図１９（ａ）に示すように、層間絶縁膜１０１を形成する。

次に、図１９（ｂ）に示すように、層間絶縁膜１０１上に下部電極膜１０３及びＰＺＴ膜１０４を順次形成する。次いで、ＰＺＴ膜１０４の結晶化アニールを行う。その後、ＰＺＴ膜１０４上に上部電極膜１０５を形成する。

続いて、図１９（ｃ）に示すように、エッチングを用いた上部電極膜１０５のパターニングを行うことにより、上部電極を形成する。次に、エッチングを用いたパターニングによる損傷を回復させるための酸素アニールを行う。更に、ＰＺＴ膜１０４のパターニングを行うことにより、容量絶縁膜を形成する。保護膜としてＡｌ₂Ｏ₃膜１５１をスパッタ法にて全面に形成する。次に、Ａｌ₂Ｏ₃膜１５１及び下部電極膜１０３のパターニングを行うことにより、下部電極を形成する。その後、保護膜としてＡｌ₂Ｏ₃膜１５２をスパッタ法にて全面に形成する。

次に、図２０（ａ）に示すように、層間絶縁膜１５４を全面に形成し、ＣＭＰ（化学機械的研磨）法により、層間絶縁膜１５４の平坦化を行う。層間絶縁膜１５４の厚さは１．５μｍ程度である。

次いで、図２０（ｂ）に示すように、トランジスタの高濃度拡散層（図示せず）まで到達する孔を層間絶縁膜１５４等に形成する。その後、スパッタ法により、Ｔｉ膜及びＴｉＮ膜を連続して孔内に形成することにより、バリアメタル膜（図示せず）を形成する。続いて、更に、孔内に、ＣＶＤ（化学気相成長）法にてＷ膜を埋め込み、ＣＭＰ法によりＷ膜の平坦化を行うことにより、Ｗプラグ１５５を形成する。

次に、図２０（ｃ）に示すように、Ｗプラグ１５５の酸化防止膜としてＳｉＯＮ膜１５６を形成する。

次いで、図２１（ａ）に示すように、上部電極膜１０５まで到達する孔及び下部電極膜１０３まで到達する孔を、ＳｉＯＮ膜１５６等に形成する。

その後、図２１（ｂ）に示すように、損傷を回復させるために、酸素アニールを行う。この酸素アニールの際には、酸素が上部電極膜１０５を介してＰＺＴ膜１０４まで到達すると共に、層間絶縁膜１５４並びにＡｌ₂Ｏ₃膜１５２及び１５１を介して、上部電極膜１０５とＰＺＴ膜１０４との界面近傍からＰＺＴ膜１０４まで到達する。

続いて、図２２（ａ）に示すように、ＳｉＯＮ膜１５６をエッチバックにより全面にわたって除去することにより、Ｗプラグ１５５の表面を露出させる。

次に、図２２（ｂ）に示すように、上部電極膜１０５の表面の一部、下部電極膜１０３の表面の一部、及びＷプラグ１５５の表面が露出した状態で、Ａｌ膜を形成し、このＡｌ膜のパターニングを行うことにより、Ａｌ配線１５７を形成する。

その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。

しかし、この方法で半導体装置を製造した場合には、層間絶縁膜１５４の形成時に水素及び／又は水分がＰＺＴ膜１０４まで到達しやすく、特性が劣化してしまう。

特開２００２−１００７４２号公報

本発明は、強誘電体膜の劣化を高い効率で回復することができる半導体装置の製造方法を提供することを目的とする。

本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。

本発明に係る半導体装置の製造方法では、下部電極膜、強誘電体膜及び上部電極膜を形成した後、前記上部電極膜及び前記強誘電体膜を夫々パターニングし、強誘電体パターンと、前記強誘電体パターンの端部よりも後退した端部を有する上部電極パターンとを形成する。また、前記下部電極をパターニングし、下部電極パターンを形成する。次に、前記上部電極パターン、前記強誘電体パターン及び前記下部電極パターンを覆う第１の保護膜を形成する。次いで、前記第１の保護膜上に、第１の層間絶縁膜を形成する。その後、酸素を含有する雰囲気中でアニールを行うことにより、前記第１の保護膜を介して前記強誘電体パターンに酸素を供給する。そして、前記第１の層間絶縁膜上に、第２の層間絶縁膜を形成する。前記上部電極パターンの側壁における前記第１の保護膜の厚さは、前記上部電極パターンの上部における前記第１の保護膜の厚さよりも薄い。

本発明によれば、製造工程中に強誘電体膜に生じた損傷をより高い効率で補うことができる。つまり、第１の製造方法では、第１及び第２の保護膜の厚さを適切に規定しているため、不要な拡散を抑制しながら、酸素を十分に供給することができる。また、第２の製造方法では、強誘電体膜に損傷が生じやすい層間絶縁膜の形成に関して適切なアニールを行っているので、層間絶縁膜の形成の際に生じる損傷を回復することができる。

以下、参考例及び本発明の実施形態について、添付の図面を参照して具体的に説明する。図１乃至図２は、参考例の強誘電体キャパシタを備えた強誘電体メモリ（半導体装置）の製造方法を示す断面図である。また、図３（ａ）及び（ｂ）は、強誘電体メモリのメモリセルの構造を示す断面図である。図４は、電極間の関係を示すレイアウト図であり、図３（ａ）及び（ｂ）は、夫々図４中のＩ−Ｉ線、ＩＩ−ＩＩ線に沿った断面を示す断面図に相当する。

参考例では、メモリセルとして、１Ｔ１Ｃ（１トランジスタ−１キャパシタ）型プレーナ型強誘電体メモリセルがアレイ状に配置された強誘電体メモリを製造する。また、以下の説明では、メモリセルアレイ中のワード線が延びる方向を行方向といい、これに直交する方向を列方向という。

先ず、各メモリセルのスイッチング素子として、電界効果トランジスタ４１（図７Ｂ参照）を半導体基板４０（図３（ａ）及び（ｂ）参照）の表面に形成する。次に、各トランジスタ４１を覆う層間絶縁膜（下地膜）１を形成する。

次いで、図１（ａ）に示すように、層間絶縁膜１の上に、下部電極膜３、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃）膜４（強誘電体膜）及び上部電極膜５を順次形成する。Ｐｔ膜３、ＰＺＴ膜４及びＩｒＯ₂膜５の厚さは、夫々例えば１５０ｎｍ、２００ｎｍ、２５０ｎｍである。その後、図１（ｂ）に示すように、上部電極膜５を上部電極の平面形状にパターニングにより加工する。更に、図１（ｃ）に示すように、ＰＺＴ膜４及び下部電極膜３を、夫々容量絶縁膜及び下部電極の平面形状にパターニングにより順次加工する。

このようにして、ＩｒＯ₂膜等の上部電極膜５からなる上部電極、ＰＺＴ膜４からなる容量絶縁膜、Ｐｔ膜等の下部電極膜３からなる下部電極を備えた強誘電体キャパシタが作製される。下部電極は、後述のように、プレート線としても機能する。

その後、図２（ａ）に示すように、強誘電体キャパシタを覆うＡｌ₂Ｏ₃膜６を保護膜としてスパッタプロセスにより形成する。Ａｌ₂Ｏ₃膜６の厚さは、強誘電体キャパシタに要求される残留分極量及び疲労耐性に応じて最適化することが好ましく、例えば、１０ｎｍ乃至１００ｎｍとする。Ａｌ₂Ｏ₃膜６は、例えば成膜ガスとしてＴＭＡ（トリメチルアルミニウム：tri-methyl-aluminum）を用い、酸化剤としてオゾン又はＮＯ等の水素を含まないガスを用いたＡＬＤ法により成膜されるＣＶＤアルミナ膜、又は、成膜ガスとしてアルミニウム・トリ・セカンダリ・ブトキシド（Ａｌ（Ｏ−ｓｅｃ−Ｃ₄Ｈ₉）₃）又はアルミニウム・トリ・イソ・プロキシド（Ａｌ（Ｏ−ｉ−Ｃ₃Ｈ₇）₃）を用い、酸化剤として酸素を含有するものを用いたプラズマＣＶＤ法により成膜されるＣＶＤアルミナ膜であるが、他のアルミナ膜であってもよい。つまり、ＰＺＴ膜４を劣化させない条件下でＡｌ₂Ｏ₃膜６を形成することが好ましい。

続いて、酸素雰囲気にて熱処理を行うことにより、Ａｌ₂Ｏ₃膜６を介して酸素をＰＺＴ膜４に供給する。この結果、ＰＺＴ膜４中の酸素欠損が補てんされる。このときの温度は、例えば５５０℃乃至７５０℃、より好ましくは６００℃乃至７５０℃とする。この際、ＰＺＴ膜４中のＰｂの蒸発は、図２（ｂ）に示すように、Ａｌ₂Ｏ₃膜６により抑制され、Ｐｂ量減少に敏感な疲労耐性の劣化が抑えられる。

次に、図２（ｃ）に示すように、後工程での劣化要因に対する保護膜としてＡｌ₂Ｏ₃膜７をスパッタプロセスにより形成する。Ａｌ₂Ｏ₃膜７の厚さは、その後の配線工程における劣化要因から強誘電体キャパシタを十分保護できる厚さとすることが好ましく、例えば２０ｎｍ以上とする。Ａｌ₂Ｏ₃膜７は、例えば成膜ガスとしてＴＭＡを用い、酸化剤としてオゾン又はＮＯ等の水素を含まないガスを用いたＡＬＤ法により成膜されるＣＶＤアルミナ膜、又は、ガスとしてアルミニウム・トリ・セカンダリ・ブトキシド（Ａｌ（Ｏ−ｓｅｃ−Ｃ₄Ｈ₉）₃）又はアルミニウム・トリ・イソ・プロキシド（Ａｌ（Ｏ−ｉ−Ｃ₃Ｈ₇）₃）を用い、酸化剤として酸素を用いたプラズマＣＶＤ法により成膜されるＣＶＤアルミナ膜であるが、他のアルミナ膜であってもよい。つまり、ＰＺＴ膜４を劣化させない条件下でＡｌ₂Ｏ₃膜７を形成することが好ましい。

次いで、図３（ａ）及び（ｂ）に示すように、全面に層間絶縁膜２を形成する。

その後、層間絶縁膜２、Ａｌ₂Ｏ₃膜６及び７並びに層間絶縁膜１に、トランジスタ４１の高濃度ソース・ドレイン拡散層３５まで到達するコンタクトホールを形成する。そして、このコンタクトホール内にコンタクトプラグ８を埋め込む。また、層間絶縁膜２並びにＡｌ₂Ｏ₃膜６及び７に、上部電極膜５まで到達する配線用のコンタクトホールを形成する。そして、このコンタクトホールを介して上部電極膜５に接続されると共に、コンタクトプラグ８に接続される配線９並びにビット配線１０を形成する。

更に、図４に示すように、層間絶縁膜２等に下部電極膜３まで到達するプレート線用コンタクトホールを形成し、このコンタクトホール内にコンタクトプラグ１５を埋め込み、その上層に、プレート線（下部電極膜３）に一定電圧を供給する定電圧源に接続された配線を形成し、この配線とコンタクトプラグ１５とを接続する。

そして、保護膜等を形成して強誘電体メモリを完成させる。

なお、半導体基板４０の表面に形成した電界効果トランジスタ４１には、図３（ａ）及び（ｂ）に示すように、ゲート絶縁膜３１、ゲート電極３２、キャップ膜３３、サイドウォール絶縁膜３４、高濃度ソース・ドレイン拡散層３５及び低濃度ソース・ドレイン拡散層３６が設けられている。また、電界効果トランジスタが形成された素子活性領域は、素子分離絶縁膜３７により区画されている。

図５は、上述のようにして製造した強誘電体メモリの構成を示す等価回路図である。図５中の強誘電体キャパシタ２１は、下部電極膜３、ＰＺＴ膜４及び上部電極膜５を備えた強誘電体キャパシタに相当する。ＭＯＳトランジスタ２２は、電界効果トランジスタ４１に相当する。ビット線２３は、ビット配線１０に相当する。ワード線２４は、ゲート電極３２に相当する。プレート線２５は、下部電極膜３に相当する。

このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ２１に設けられた強誘電体膜（ＰＺＴ膜４）の分極状態に応じて、データが記憶される。

このような参考例によれば、Ａｌ₂Ｏ₃膜６の厚さが、後の酸素雰囲気での熱処理により酸素が十分に透過してＰＺＴ膜４の酸素欠損を補てんでき、かつＰＺＴ膜４中のＰｂの蒸発が十分に抑えられる程度に設定されている。このため、高い残留分極量を確保しながら、疲労劣化を抑制することができる。

ここで、実際に、参考例に関して本願発明者が行った残留分極量及び疲労特性に関する実験結果について説明する。先ず、Ｐｔからなる下部電極、ＰＺＴからなる容量絶縁膜及びＩｒＯ２からなる上部電極を備えた強誘電体キャパシタを作製した。次に、スパッタプロセスにより、種々の膜厚（２０ｎｍ、５０ｎｍ、１００ｎｍ）のＡｌ₂Ｏ₃膜（アルミナ膜）を成膜した。次いで、酸素雰囲気中で６５０℃のアニール（キャパシタ回復アニール）を１時間行うことにより、ＰＺＴの酸素欠損を補てんした。その後、上部電極まで到達する開口部及び下部電極まで到達する開口部を形成した。そして、各試料につき、残留分極量２Ｐｒ及び分極劣化量の測定を行った。

図６は、Ａｌ₂Ｏ₃膜（アルミナ膜）の厚さと残留分極量２Ｐｒとの関係を示すグラフである。図６に示すように、保護膜として形成されているＡｌ₂Ｏ₃膜の厚さが２０ｎｍ又は５０ｎｍであれば、残留分極量２Ｐｒは高く維持されているが、厚さが１００ｎｍとなると、残留分極量２Ｐｒが低下した。これは、１００ｎｍでは、Ａｌ₂Ｏ₃膜が厚すぎるため、キャパシタ回復アニール時の酸素の透過性が低下し、ＰＺＴに十分な酸素が供給されず、ＰＺＴ中の酸素欠損の補てんが不足するためであると考えられる。

図７は、Ａｌ₂Ｏ₃膜（アルミナ膜）の厚さと疲労による分極劣化量との関係を示すグラフである。分極劣化量は、疲労パルス印加前の分極量を基準として疲労パルス（７Ｖ、１μ秒幅矩形パルス、２×１０⁹サイクル）印加後の分極量が劣化した程度（％）を示す。ＰＺＴを容量絶縁膜とする強誘電体キャパシタには、ＰＺＴ中のＰｂ量が減少すると疲労劣化が顕著になる傾向がある。つまり、図７に示すグラフは、ＰＺＴ中のＰｂがアルミナ保護膜（Ａｌ₂Ｏ₃膜）越しに蒸発したことによる影響がアルミナ保護膜の厚さによりどのように変化するかを示している。そして、図７に示すように、アルミナ保護膜が厚いほど、分極劣化量（疲労）が減少し、アルミナ保護膜がＰＺＴ中のＰｂの蒸発を抑制していることが判る。

以上のように、酸素透過性とＰｂ蒸発ブロック性とは互いにトレードオフの関係にあり、最適なアルミナ保護膜の厚さは使用する強誘電体材料、回復アニール温度及びデバイス構造に依存する。また、必要とされる残留分極量及び疲労劣化耐性によっても最適化が必要である。しかし、これらのデータに示される通り、アルミナ保護膜の厚さは１０ｎｍ乃至１００ｎｍであることが好ましい。

また、参考例では、Ａｌ₂Ｏ₃膜７の厚さが、その後の配線工程（配線を形成する工程）における劣化要因、例えば水素及び／又は水分の拡散からキャパシタを十分に保護できる程度に設定されている。このため、Ａｌ₂Ｏ₃膜６だけでは不足する強誘電体キャパシタの劣化を防止することができる。Ａｌ₂Ｏ₃膜７の厚さは、２０ｎｍ以上とすることが好ましい。

次に、本発明の第１の実施形態に係る強誘電体キャパシタを備えた強誘電体メモリ（半導体装置）の製造方法について説明する。図８乃至図１１は、本発明の第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。

本実施形態においては、先ず、図８（ａ）に示すように、参考例と同様に、電界効果トランジスタの作製から層間絶縁膜１の形成までの工程を行う。

次に、図８（ｂ）に示すように、層間絶縁膜１上に下部電極膜３及びＰＺＴ膜４を順次形成する。次いで、ＰＺＴ膜４の結晶化アニールを行う。その後、ＰＺＴ膜４上に上部電極膜５を形成する。

続いて、図８（ｃ）に示すように、エッチングを用いた上部電極膜５のパターニングを行うことにより、上部電極を形成する。次に、エッチングを用いたパターニングによる損傷を回復させるための酸素アニールを行う。更に、ＰＺＴ膜４のパターニングを行うことにより、容量絶縁膜を形成する。次いで、剥がれ防止用の酸素アニールを行う。その後、保護膜としてＡｌ₂Ｏ₃膜５１をスパッタ法にて全面に形成する。続いて、スパッタリングによる損傷を緩和するために、酸素アニールを行う。次に、Ａｌ₂Ｏ₃膜５１及び下部電極膜３のパターニングを行うことにより、下部電極を形成する。次いで、剥がれ防止用の酸素アニールを行う。その後、保護膜としてＡｌ₂Ｏ₃膜５２をスパッタ法にて全面に形成する。続いて、キャパシタリークを低減させるために、酸素アニールを行う。本実施形態では、Ａｌ₂Ｏ₃膜５１が第２の保護膜に相当し、Ａｌ ₂ Ｏ ₃ 膜５２が第１の保護膜に相当する。

次に、図９（ａ）に示すように、層間絶縁膜（第１の層間絶縁膜）５３を全面に形成する。層間絶縁膜５３は、例えばＳｉ系絶縁膜であり、その厚さは、例えば１０ｎｍ乃至２００ｎｍ程度である。また、層間絶縁膜５３は、例えば常圧ＣＶＤ法又は減圧ＣＶＤ法等により、形成することができる。

次いで、図９（ｂ）に示すように、例えば３５０℃以上で酸素アニールを行うことにより、層間絶縁膜５３の形成時にＰＺＴ膜４に生じた損傷を回復させる。このとき、Ａｌ₂Ｏ₃膜５１及び５２の膜厚は、カバレッジの影響により、上部電極の上の部分よりも上部電極の側方の部分の方が薄くなり、また、上部電極と容量絶縁膜との界面近傍及び容量絶縁膜と下部電極との界面近傍で、他の部位よりも薄くなっている。このため、層間絶縁膜５３中を拡散してきた酸素は、上部電極と容量絶縁膜との界面近傍から容易にＰＺＴ膜４（容量絶縁膜）まで拡散する。なお、この酸素アニールは、プラズマを用いずに行うことが好ましい。

その後、図９（ｃ）に示すように、層間絶縁膜（第２の層間絶縁膜）５４を全面に形成し、ＣＭＰ（化学機械的研磨）法により、層間絶縁膜５４の平坦化を行う。層間絶縁膜５４は、例えばＳｉ系絶縁膜であり、その厚さは、例えば１３００ｎｍ乃至１５００ｎｍ程度である。また、層間絶縁膜５４は、例えば常圧ＣＶＤ法又は減圧ＣＶＤ法等により、形成することができる。

続いて、図１０（ａ）に示すように、トランジスタの高濃度拡散層（図示せず）まで到達する孔を、層間絶縁膜５４及び５３、Ａｌ₂Ｏ₃膜５２、並びに層間絶縁膜１に形成する。その後、スパッタ法により、Ｔｉ膜及びＴｉＮ膜を連続して孔内に形成することにより、バリアメタル膜（図示せず）を形成する。続いて、更に、孔内に、ＣＶＤ（化学気相成長）法にてＷ膜を埋め込み、ＣＭＰ法によりＷ膜の平坦化を行うことにより、Ｗプラグ５５を形成する。

次に、図１０（ｂ）に示すように、Ｗプラグ５５の酸化防止膜としてＳｉＯＮ膜５６を、例えばプラズマ増速ＣＶＤ法により形成する。

次いで、図１０（ｃ）に示すように、上部電極膜５まで到達する孔及び下部電極膜３まで到達する孔を、ＳｉＯＮ膜５６、層間絶縁膜５４及び５３、並びにＡｌ₂Ｏ₃膜５２及び５１に形成する。

その後、図１１（ａ）に示すように、損傷を回復させるために、酸素アニールを行う。この酸素アニールの際には、酸素が上部電極膜５を介してＰＺＴ膜４まで到達すると共に、層間絶縁膜５４及び５３並びにＡｌ₂Ｏ₃膜５２及び５１を介して、上部電極膜５とＰＺＴ膜４との界面近傍からＰＺＴ膜４まで到達する。

続いて、図１１（ｂ）に示すように、ＳｉＯＮ膜５６をエッチバックにより全面にわたって除去することにより、Ｗプラグ５５の表面を露出させる。

次に、図１１（ｃ）に示すように、上部電極膜５の表面の一部、下部電極膜３の表面の一部、及びＷプラグ５５の表面が露出した状態で、Ａｌ膜を形成し、このＡｌ膜のパターニングを行うことにより、Ａｌ配線５７を形成する。このとき、例えば、Ｗプラグ５５と上部電極膜５又は下部電極膜３とをＡｌ配線５７で互いに接続する。

その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。

このような第１の実施形態では、層間絶縁膜５３の形成時には多大な損傷がＰＺＴ膜４に生じるが、厚い層間絶縁膜５４の形成前に、酸素アニールにより、上部電極膜５とＰＺＴ膜４との界面近傍を介して酸素をＰＺＴ膜４中に供給しているため、容易に、かつ確実にＰＺＴ膜４の酸素欠損等の損傷を回復させることができる。

つまり、第１の実施形態では、比較的薄い層間絶縁膜５３を形成した後で、厚い層間絶縁膜５４を形成する前に、酸素アニールを行っているので、ＰＺＴ膜４の損傷をより高い効率で回復させることができる。また、本実施形態では、上部電極と容量絶縁膜との界面近傍で、アルミナ膜の厚さが他の部位よりも薄くなっているという点からも、酸素欠損がより補われやすい。これは、上部電極を介した酸素の供給よりも、上記の薄くなっている部分からの酸素の供給の方が、ＰＺＴ膜４までの酸素の拡散が容易であり効率が高いからである。

次に、本発明の第２の実施形態に係る強誘電体キャパシタを備えた強誘電体メモリ（半導体装置）の製造方法について説明する。図１２乃至図１４は、本発明の第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。

本実施形態においては、先ず、第１の実施形態と同様に、電界効果トランジスタの作製から層間絶縁膜５３の形成までの工程を行い、その後、図１２（ａ）に示すように、酸素アニールを行うことにより、層間絶縁膜５３の形成時にＰＺＴ膜４に生じた損傷を回復させる。

次に、図１２（ｂ）に示すように、層間絶縁膜５３上にＡｌ₂Ｏ₃膜６１を保護膜として形成する。

その後、図１２（ｃ）に示すように、層間絶縁膜５４を全面に形成し、ＣＭＰ（化学機械的研磨）法により、層間絶縁膜５４の平坦化を行う。

続いて、図１３（ａ）に示すように、第１の実施形態と同様にして、トランジスタの高濃度拡散層（図示せず）まで到達する孔を形成した後、Ｗプラグ５５を形成する。

次に、図１３（ｂ）に示すように、Ｗプラグ５５の酸化防止膜としてＳｉＯＮ膜５６を、例えばプラズマ増速ＣＶＤ法により形成する。

次いで、図１３（ｃ）に示すように、上部電極膜５まで到達する孔及び下部電極膜３まで到達する孔を形成する。

その後、図１４（ａ）に示すように、損傷を回復させるために、酸素アニールを行う。この酸素アニールの際には、酸素が上部電極膜５を介してＰＺＴ膜４まで到達するが、第１の実施形態とは異なり、上部電極膜５とＰＺＴ膜４との界面近傍からの供給はほとんど生じない。

続いて、図１４（ｂ）に示すように、ＳｉＯＮ膜５６をエッチバックにより全面にわたって除去することにより、Ｗプラグ５５の表面を露出させる。

次に、図１４（ｃ）に示すように、上部電極膜５の表面の一部、下部電極膜３の表面の一部、及びＷプラグ５５の表面が露出した状態で、Ａｌ膜を形成し、このＡｌ膜のパターニングを行うことにより、Ａｌ配線５７を形成する。このとき、例えば、Ｗプラグ５５と上部電極膜５又は下部電極膜３とをＡｌ配線５７で互いに接続する。

その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。

このような第２の実施形態では、層間絶縁膜５４を形成する前にＡｌ₂Ｏ₃膜６１を形成しているため、層間絶縁膜５４の形成時に水素及び／又は水分の強誘電体キャパシタへの拡散がより一層抑制される。このため、インプリント特性等のキャパシタ特性に関し、高い値が得られる。

ここで、実際に、第１及び第２の実施形態に関して本願発明者が行ったインプリント特性に関する実験結果について説明する。図１５は、第１及び第２の実施形態のインプリント特性を従来技術のインプリント特性と比較して示すグラフである。図１５中の左側の縦軸（Ｑ３（８８）＠３Ｖ：棒グラフ）は、３Ｖでデータを書き込んでから８８時間経過した時の分極量を示し、右側の縦軸（Ｑ３ｒａｔｅ：折線グラフ）は、３Ｖでデータを書き込んでから８８時間経過するまでの分極量の変化を示している。分極量（左縦軸）は、その値が高いほどインプリントしにくいことを意味し、分極量の変化（右縦軸）は、その値が０に近いほどインプリント特性が変化しにくいことを意味すると共に、その値が負で且つその絶対値が高いほどインプリント特性が劣化していることを意味する。

図１５に示すように、第１及び第２の実施形態によれば、従来技術よりも良好なインプリント特性が得られた。また、第２の実施形態では、層間絶縁膜５３と層間絶縁膜５４との間にＡｌ₂Ｏ₃膜６１を形成しているため、ＰＺＴ膜４の劣化がより一層抑制され、第１の実施形態よりも良好な結果が得られた。

なお、上述の実施形態では、プレーナ型の強誘電体キャパシタを作製しているが、本発明をスタック型の強誘電体キャパシタに適用してもよい。この場合、ＭＯＳＦＥＴ等のトランジスタに接続されたＷプラグ等のコンタクトプラグは、強誘電体キャパシタの下部電極に接続される。

また、参考例と第１又は第２の実施形態とを組み合わせてもよい。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）
下部電極膜、強誘電体膜及び上部電極膜を形成する工程と、
前記上部電極膜、強誘電体膜及び下部電極膜を夫々パターニングする工程と、
前記上部電極膜、強誘電体膜及び下部電極膜を覆う第１の保護膜を形成する工程と、
酸素を含有する雰囲気中でアニールを行うことにより、前記第１の保護膜を介して前記強誘電体膜に酸素を供給する工程と、
前記第１の保護膜を覆う第２の保護膜を形成する工程と、
を有し、
前記第１の保護膜の厚さは、前記強誘電体膜の構成元素が実質的に透過せず、酸素が透過する厚さとし、
前記第２の保護膜の厚さは、水素及び水分が実質的に透過しない厚さとすることを特徴とする半導体装置の製造方法。

（付記２）
前記強誘電体膜はＰｂを含有することを特徴とする付記１に記載の半導体装置の製造方法。

（付記３）
前記第１及び第２の保護膜を、前記強誘電体膜を劣化させない条件下で形成することを特徴とする付記１又は２に記載の半導体装置の製造方法。

（付記４）
前記第１及び第２の保護膜をスパッタ法により形成することを特徴とする付記１乃至３のいずれか１項に記載の半導体装置の製造方法。

（付記５）
前記第１及び第２の保護膜として、アルミナ膜を形成することを特徴とする付記１乃至４のいずれか１項に記載の半導体装置の製造方法。

（付記６）
前記アルミナ膜を、トリメチルアルミニウムを含有する成膜ガスと、水素を含有しない酸化剤と、を用いた原子層気相成長法により形成することを特徴とする付記５に記載の半導体装置の製造方法。

（付記７）
前記アルミナ膜を、アルミニウム・トリ・セカンダリ・ブトキシド又はアルミニウム・トリ・イソ・プロキシドを含有する成膜ガスと、酸素を含有する酸化剤と、を用いたプラズマＣＶＤ法により形成することを特徴とする付記５に記載の半導体装置の製造方法。

（付記８）
前記第１の保護膜の厚さを１０ｎｍ乃至１００ｎｍとすることを特徴とする付記１乃至７のいずれか１項に記載の半導体装置の製造方法。

（付記９）
前記酸素を含有する雰囲気中でのアニールを、６００℃乃至７５０℃の温度範囲で行うことを特徴とする付記１乃至８のいずれか１項に記載の半導体装置の製造方法。

（付記１０）
前記第２の保護膜を形成した後に、
前記第２の保護膜上に、第１の層間絶縁膜を形成する工程と、
酸素を含有する雰囲気中でアニールを行うことにより、前記第１及び第２の保護膜を介して前記強誘電体膜に酸素を供給する工程と、
前記第１の層間絶縁膜上に、第２の層間絶縁膜を形成する工程と、
を有することを特徴とする付記１乃至９のいずれか１項に記載の半導体装置の製造方法。

（付記１１）
下部電極膜、強誘電体膜及び上部電極膜を形成する工程と、
前記上部電極膜、強誘電体膜及び下部電極膜を夫々パターニングする工程と、
前記上部電極膜、強誘電体膜及び下部電極膜を覆う第３の保護膜を形成する工程と、
前記第３の保護膜上に、第１の層間絶縁膜を形成する工程と、
酸素を含有する雰囲気中でアニールを行うことにより、前記第３の保護膜を介して前記強誘電体膜に酸素を供給する工程と、
前記第１の層間絶縁膜上に、第２の層間絶縁膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。

（付記１２）
前記第３の保護膜の厚さに関し、前記上部電極膜の上の部分よりも前記上部電極膜の側方の部分を薄くすることを特徴とする付記１１に記載の半導体装置の製造方法。

（付記１３）
前記酸素を含有する雰囲気中でアニールを行う工程と前記第２の層間絶縁膜を形成する工程との間に、第４の保護膜を形成する工程を有することを特徴とする付記１０乃至１２のいずれか１項に記載の半導体装置の製造方法。

（付記１４）
前記第１の層間絶縁膜の厚さを、１０ｎｍ乃至２００ｎｍとすることを特徴とする付記１０乃至１３のいずれか１項に記載の半導体装置の製造方法。

（付記１５）
前記第１及び第２の層間絶縁膜として、Ｓｉ系絶縁膜を形成することを特徴とする付記１０乃至１４のいずれか１項に記載の半導体装置の製造方法。

（付記１６）
前記第１及び第２の層間絶縁膜を、水素を含有する原料を用いて、常圧ＣＶＤ法又は減圧ＣＶＤ法により形成することを特徴とする付記１０乃至１５のいずれか１項に記載の半導体装置の製造方法。

（付記１７）
前記第３の保護膜を形成する工程と前記第１の層間絶縁膜を形成する工程との間に、
酸素を含有する雰囲気中で３５０℃以上のアニールを行うことにより、前記第３の保護膜を介して前記強誘電体膜に酸素を供給する工程を有することを特徴とする付記１１乃至１６のいずれか１項に記載の半導体装置の製造方法。

（付記１８）
前記３５０℃以上のアニールを、プラズマを用いずに行うことを特徴とする付記１７に記載の半導体装置の製造方法。

本発明の第１の実施形態に係る強誘電体キャパシタを備えた強誘電体メモリの製造方法を示す断面図である。 図１に引き続き、第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 強誘電体メモリのメモリセルの構造を示す断面図である。 電極間の関係を示すレイアウト図である。 強誘電体メモリの構成を示す等価回路図である。 Ａｌ₂Ｏ₃膜の厚さと残留分極量２Ｐｒとの関係を示すグラフである。 Ａｌ₂Ｏ₃膜の厚さと疲労による分極劣化量との関係を示すグラフである。 本発明の第２の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図８に引き続き、第２の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図９に引き続き、第２の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図１０に引き続き、第２の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 本発明の第３の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図１２に引き続き、第３の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 図１３に引き続き、第３の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。 第２及び第３の実施形態のインプリント特性を従来技術のインプリント特性と比較して示すグラフである。 従来の強誘電体キャパシタを備えた半導体装置の製造方法の第１例（第１の従来例）を工程順に示す断面図である。 従来の強誘電体キャパシタを備えた半導体装置の製造方法の第２例（第２の従来例）を工程順に示す断面図である。 従来の強誘電体キャパシタを備えた半導体装置の製造方法の第３例（第３の従来例）を工程順に示す断面図である。 従来の強誘電体キャパシタを備えた半導体装置の製造方法のうち、主に層間絶縁膜の形成に関する部分を工程順に示す断面図である。 図１９に引き続き、従来の製造方法を工程順に示す断面図である。 図２０に引き続き、従来の製造方法を工程順に示す断面図である。 図２１に引き続き、従来の製造方法を工程順に示す断面図である。

符号の説明

１、２、５３、５４、６１：層間絶縁膜
３：下部電極膜
４：ＰＺＴ膜
５：強誘電体膜
６、７、５１、５２：Ａｌ₂Ｏ₃膜
８、５５：コンタクトプラグ（Ｗプラグ）
９：配線
１０：ビット配線
５６：ＳｉＯＮ膜
５７：Ａｌ配線

Claims (6)

1. 下部電極膜、強誘電体膜及び上部電極膜を形成する工程と、
   前記上部電極膜及び前記強誘電体膜を夫々パターニングし、強誘電体パターンと、前記強誘電体パターンの端部よりも後退した端部を有する上部電極パターンとを形成する工程と、
   前記下部電極をパターニングし、下部電極パターンを形成する工程と、
   前記上部電極パターン、前記強誘電体パターン及び前記下部電極パターンを覆う第１の保護膜を形成する工程と、
   前記第１の保護膜上に、第１の層間絶縁膜を形成する工程と、
   酸素を含有する雰囲気中でアニールを行うことにより、前記第１の保護膜を介して前記強誘電体パターンに酸素を供給する工程と、
   前記第１の層間絶縁膜上に、第２の層間絶縁膜を形成する工程と、
   を有し、
   前記上部電極パターンの側壁における前記第１の保護膜の厚さは、前記上部電極パターンの上部における前記第１の保護膜の厚さよりも薄いことを特徴とする半導体装置の製造方法。
2. 前記強誘電体膜をパターニングする工程と前記下部電極膜をパターニングする工程との間に、第２の保護膜を形成する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第１の層間絶縁膜の厚さを、１０ｎｍ乃至２００ｎｍとすることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
4. 前記第１の保護膜を形成する工程と前記第１の層間絶縁膜を形成する工程との間に、
   酸素を含有する雰囲気中でアニールを行うことにより、前記第１の保護膜を介して前記強誘電体膜に酸素を供給する工程を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
5. 前記強誘電体膜はＰｂを含有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
6. 前記第１及び第２の保護膜として、アルミナ膜を形成することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。

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