JP2002094015A

JP2002094015A - 半導体装置およびその製造方法

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Publication number: JP2002094015A
Application number: JP2000274512A
Authority: JP
Inventors: Eiji Natori; 栄治名取
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2000-09-11
Filing date: 2000-09-11
Publication date: 2002-03-29
Anticipated expiration: 2020-09-11
Also published as: JP3767675B2

Abstract

(57)【要約】【課題】微細加工がし易いバリヤ層を有する半導体装
置およびその製造方法を提供する。【解決手段】半導体装置１００は、キャパシタ３０を
有する。キャパシタ３０は、下部電極３２と、誘電体膜
３４と、上部電極３６とを有する。キャパシタ３０の少
なくとも上において、ＡｌＯ_Xを主成分とするバリヤ層
５０が設けられている。バリヤ層５０は、ＴｉＯ_X、Ｚ
ｒＯ_X、ＨｆＯ_X、ＳｉＯ_XおよびＶＯ_Xの中から選択され
る少なくとも１種を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、キャパシタを有する半導体
装置およびその製造方法に関する。

【０００２】

【背景技術】現在、強誘電体膜を適用した半導体装置
（たとえば強誘電体メモリ（ＦｅＲＡＭ））が提案され
ている。強誘電体膜は、自発分極を有し、また、高誘電
率を有するなどの特徴がある。

【０００３】ところで、半導体装置の製造において、強
誘電体膜を形成した後、層間絶縁層の形成工程やドライ
エッチング工程などにおいて、強誘電体膜が水素雰囲気
下に曝されることがある。強誘電体膜は、一般に金属酸
化物からなる。このため、強誘電体膜が水素に曝される
と、強誘電体膜を構成する酸素がこの水素により還元さ
れる。これにより、強誘電体膜がダメージを受けること
になる。たとえば、強誘電体膜がＳＢＴ（ＳｒＢｉ₂Ｔ
ａ₂Ｏ₉）からなる場合には、ＳＢＴが水素によって還元
されると、粒界部において金属Ｂｉが生じ、上部電極と
下部電極とが短絡することになる。

【０００４】強誘電体膜が水素に曝されるのを防止する
技術として、強誘電体膜を覆うようにして、バリヤ層
（水素ブロッキング層）を形成する技術が提案されてい
る。このバリヤ層は、キャパシタを覆うようにして形成
される。

【０００５】バリヤ層の材質として、ＡｌＯ_Xが提案さ
れている。ＡｌＯ_Xは、水素が強誘電体膜と接触しない
ように、水素をブロックする能力に長けている。しか
し、ＡｌＯ_Xは、反応性イオンエッチングをし難いとい
う難点がある。つまり、ＡｌＯ_Xはサファイアに代表さ
れるように安定な物質であるため、ＡｌＯ_Xは反応性イ
オンエッチングの際に、エッチャントと反応し難く、微
細加工が困難である。また、反応が生じても、反応生成
物が種々の層（たとえばレジスト層）の側壁に堆積して
しまう。反応生成物が種々の層の側壁に堆積すると、パ
ーティクルの発生、バリヤ層の形状不良につながる。

【０００６】また、ＡｌＯ_Xからなるバリヤ層は、膜応
力が大きく、剥離し易い。

【０００７】

【発明が解決しようとする課題】本発明の目的は、微細
加工がし易いバリヤ層を有する半導体装置およびその製
造方法を提供することにある。

【０００８】

【課題を解決するための手段】（半導体装置）本発明の
半導体装置は、キャパシタを有する半導体装置であっ
て、前記キャパシタは、第１の電極と、第２の電極と、
該第１の電極と該第２の電極との間に設けられた誘電体
膜とを有し、前記キャパシタの少なくとも上において、
ＡｌＯ_Xを主成分とするバリヤ層が設けられ、前記バリ
ヤ層は、ＴｉＯ_X、ＺｒＯ_X、ＨｆＯ_X、ＳｉＯ_XおよびＶ
Ｏ_Xの中から選択される少なくとも１種を含む。

【０００９】ここで、「ｘ」は、正数である。一般的
に、酸化物は完全に化学量論組成になることは無く、少
なからず酸素欠損を生じるため数値化せずにｘで表し
た。なお、「ｘ」は、種類が異なる金属酸化物同士にお
いて同一の数値であってもよいし、または、異なった数
値であってもよい。

【００１０】本発明においては、バリヤ層は、Ｔｉ
Ｏ_X、ＺｒＯ_X、ＨｆＯ_X、ＳｉＯ_XおよびＶＯ_Xの中から
選択される少なくとも１種を含む。これにより、バリヤ
層のエッチングの際、バリヤ層とエッチャントとの反応
性が向上する。このため、バリヤ層のエッチングが容易
になり、微細加工を行うことができるという利点があ
る。その結果、微細な加工を行う必要のある高集積化に
適している。

【００１１】また、上記の金属酸化物が添加されている
ことにより、バリヤ層がＡｌＯ_Xのみからなる場合に比
べて、バリヤ層の膜応力を低くすることができるという
利点もある。バリヤ層の膜応力を低くなると、バリヤ層
は剥離し難くなるという効果が奏される。

【００１２】前記バリヤ層の態様は、次のものを挙げる
ことができる。（１）前記バリヤ層は、前記キャパシタの上にのみ設け
られている態様である。（２）前記バリヤ層は、さらに、前記キャパシタの側方
において設けられている態様である。

【００１３】前記バリヤ層において、前記Ａｌの原子数
に対するＴｉ、Ｚｒ、Ｈｆ、ＳｉおよびＶの原子数の総
和の比（Ｔｉ、Ｚｒ、Ｈｆ、ＳｉおよびＶの原子数の総
和／Ａｌの原子数）は、後述の理由で、０．０５〜０．
５０であることが好ましい。

【００１４】前記誘電体膜は、強誘電体膜または常誘電
体膜であることができる。

【００１５】前記半導体装置は、さらに、トランジスタ
を有し、前記トランジスタと、前記キャパシタとで、メ
モリ装置を構成していることができる。

【００１６】前記メモリ装置は、強誘電体メモリ装置ま
たはＤＲＡＭであることができる。

【００１７】（半導体装置の製造方法）（Ａ）本発明の第１の半導体装置の製造方法は、キャパ
シタを有する半導体装置の製造方法であって、前記キャ
パシタは、第１の電極と、第２の電極と、該第１の電極
と該第２の電極との間に設けられた誘電体膜とを有し、
（ａ）前記キャパシタを形成する工程、および（ｂ）前
記工程（ａ）の後において、前記キャパシタを覆うバリ
ヤ層を形成する工程を含む、半導体装置の製造方法であ
って、前記バリヤ層は、ＡｌＯ_Xを主成分とし、かつ前
記バリヤ層は、ＴｉＯ_X、ＺｒＯ_X、ＨｆＯ_X、ＳｉＯ_Xお
よびＶＯ_Xの中から選択される少なくとも１種を含む。

【００１８】本発明の第１の半導体装置の製造方法にお
いては、前記バリヤ層は、ＴｉＯ_X、ＺｒＯ_X、Ｈｆ
Ｏ_X、ＳｉＯ_XおよびＶＯ_Xの中から選択される少なくと
も１種を含む。このため、前記バリヤ層をエッチングす
る際において、バリヤ層とエッチャントとの反応性が向
上する。その結果、バリヤ層を容易にエッチングするこ
とができるため、微細加工を行うことができる。その結
果、微細な加工を行う必要のある高集積化に適してい
る。

【００１９】（Ｂ）本発明の第２の半導体装置の製造方
法は、キャパシタを有する半導体装置の製造方法であっ
て、前記キャパシタは、第１の電極と、第２の電極と、
該第１の電極と該第２の電極との間に設けられた誘電体
膜とを有し、（ｈ）前記第１の電極を形成する工程、
（ｉ）前記第１の電極の上に、前記誘電体膜を形成する
工程、（ｊ）前記誘電体膜の上に、前記第２の電極を形
成する工程、（ｋ）前記第２の電極の上に、バリヤ層を
形成する工程および（ｌ）前記バリヤ層、前記第２の電
極、前記誘電体膜および前記第１の電極を選択的に除去
して、前記キャパシタを形成する工程を含む、半導体装
置の製造方法であって、前記バリヤ層は、ＡｌＯ_Xを主
成分とし、かつ前記バリヤ層は、ＴｉＯ_X、ＺｒＯ_X、Ｈ
ｆＯ_X、ＳｉＯ_XおよびＶＯ_Xの中から選択される少なく
とも１種を含む。

【００２０】本発明の第２の半導体装置の製造方法にお
いては、前記バリヤ層は、ＴｉＯ_X、ＺｒＯ_X、Ｈｆ
Ｏ_X、ＳｉＯ_XおよびＶＯ_Xの中から選択される少なくと
も１種を含む。このため、本発明の第１の半導体装置の
製造方法と同様の作用効果を奏することができる。

【００２１】また、バリヤ層は、工程（ｌ）において、
誘電体膜や第２の電極を保護する機能を有する。

【００２２】前記バリヤ層の形成は、スパッタ法、ＣＶ
Ｄ法またはレーザアブレーション法により行われること
ができる。これらの方法によれば、緻密な膜を有するバ
リヤ層を形成しやすく、さらに、被覆性が良好である。

【００２３】バリヤ層および誘電体膜の具体的な構成
は、半導体装置と同様のものをとることができる。

【００２４】前記半導体装置は、さらに、トランジスタ
を有し、前記トランジスタと、前記キャパシタとで、メ
モリ装置を構成している場合にも、本発明の半導体装置
の製造方法を適用することができる。メモリ装置の具体
例は、半導体装置と同様である。

【００２５】

【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を参照しながら説明する。

【００２６】［第１の実施の形態］（半導体装置）以下、実施の形態に係る半導体装置につ
いて説明する。本実施の形態においては、半導体装置と
して、強誘電体メモリ装置の例を示す。図１は、第１の
実施の形態に係る強誘電体メモリ装置を模式的に示す断
面図である。

【００２７】強誘電体メモリ装置１００は、電界効果型
トランジスタ２０と、キャパシタ３０とを有する。

【００２８】電界効果型トランジスタ（以下「トランジ
スタ」という）２０は半導体基板１０の上に形成され、
かつ、トランジスタ２０の形成領域は素子分離領域１２
によって画定されている。トランジスタ２０は、ゲート
絶縁層２２と、ゲート電極２４と、ソース／ドレイン領
域２６とを有する。半導体基板１０の上には、トランジ
スタ２０を覆うようにして、第１の層間絶縁層４０が形
成されている。

【００２９】キャパシタ３０は、第１の層間絶縁層４０
の上に形成されている。キャパシタ３０は、下部電極３
２、強誘電体膜３４および上部電極３６が順次積層し
て、構成されている。

【００３０】キャパシタ３０を被覆するようにして、バ
リヤ層５０が形成されている。バリヤ層５０は、キャパ
シタ３０の上面および側面を覆っている。バリヤ層５０
は、水素をブロックして、強誘電体膜３４が水素と接触
するのを防止する機能を有する。すなわち、バリヤ層５
０は、強誘電体膜３４が水素によって還元されるのを防
止する機能を有する。また、バリヤ層５０は、キャパシ
タ３０の側面に形成されていることから、強誘電体膜３
４の構成物質が第２の層間絶縁層６０に拡散するのを防
止する機能も有する。バリヤ層５０は、第１の層間絶縁
層４０の上にも形成されている。バリヤ層５０の上に
は、第２の層間絶縁層６０が形成されている。

【００３１】第２の層間絶縁層６０を貫通するようにし
て、第１のスルーホール７０が形成されている。また、
第２の層間絶縁層６０、バリヤ層５０および第１の層間
絶縁層４０を貫通するようにして、第２のスルーホール
７２および第３のスルーホール７４が形成されている。
第１〜第３のスルーホール７０，７２，７４内には、そ
れぞれ、第１〜第３のコンタクト層８０，８２，８４が
形成されている。また、第２の層間絶縁層６０の上に
は、第１のコンタクト層８０と第２のコンタクト層８４
とを接続するための局所配線層９０が形成されている。
また、第２の層間絶縁層６０の上には、第３のコンタク
ト層８４と電気的に接続されているビット配線層９２が
形成されている。

【００３２】以下、バリヤ層５０の具体的な構成を説明
する。バリヤ層５０は、ＡｌＯ_Xを主体とする材質から
なる。また、バリヤ層５０は、ＴｉＯ_X，ＺｒＯ_X，Ｈｆ
Ｏ_X、ＳｉＯ_XおよびＶＯ_Xの中から選択される少なくと
も１種を含む。この少なくともいずれかの金属酸化物が
添加されていることにより、エッチングの際、バリヤ層
５０がエッチャントと反応しやすくなる。バリヤ層５０
がエッチャントと反応しやすくなったことにより、バリ
ヤ層５０を容易にエッチングすることができる。その結
果、このバリヤ層５０は、微細な加工を行う必要がある
微細化に好適である。また、バリヤ層５０がエッチャン
トと反応しやすくなったため、エッチングによって生じ
た反応生成物が種々の層のサイドに堆積し難くなる。こ
のため、パーティクルの発生、バリヤ層５０の形状不良
の発生を抑えることができる。また、上記の金属酸化物
が添加されていることにより、バリヤ層がＡｌＯ_Xのみ
からなる場合に比べて、バリヤ層５０の膜応力を低くす
ることができるという利点もある。バリヤ層５０の膜応
力を低くなると、バリヤ層５０が剥離し難くなるという
効果が奏される。

【００３３】バリヤ層５０において、Ａｌの原子数に対
するＴｉ、Ｚｒ、Ｈｆ、ＳｉおよびＶの原子数の総和の
比（Ｔｉ、Ｚｒ、Ｈｆ、ＳｉおよびＶの原子数の総和／
Ａｌの原子数）は、好ましくは０．０５〜０．５０、さ
らに好ましくは０．０５〜０．２０である。その比が
０．０５未満であると、バリヤ層５０のエッチングを容
易に行えない傾向にある。また、その比が０．５０を超
えると、バリヤ層５０の緻密性が劣るようになり、バリ
ヤ層５０が水素をブロックする機能を発揮し難い傾向に
ある。

【００３４】ＴｉＯ_X，ＺｒＯ_X，ＨｆＯ_Xは、ＡｌＯ_Xの
エッチング特性を向上させる効果の他に、バリヤ層５０
の密着性を高める効果を有する。一般に、金属酸化物を
添加すると、バリヤ層５０の緻密性は低下する。しか
し、本願の金属酸化物を添加すると、大きく緻密性を低
下させず、かつ、バリヤ層５０の機能を損なうことな
く、バリヤ層５０のエッチング特性を向上させることが
できる。また、同時に、バリヤ層５０の応力緩和を図る
ことができる。

【００３５】（半導体装置の製造方法）以下、実施の形
態に係る半導体装置の製造方法について説明する。図２
〜図３は、第１の実施の形態に係る半導体装置の製造工
程を模式的に示す断面図である。

【００３６】まず、図２（ａ）に示すように、半導体基
板１０の上に、素子分離領域１２を形成する。素子分離
領域１２の形成方法は、たとえば、トレンチ法、ＬＯＣ
ＯＳ法を挙げることができる。次に、素子分離領域１２
によって画定された領域において、公知の方法により、
メモリトランジスタ２０を形成する。

【００３７】次に、半導体基板１０の上に、公知の方法
により、第１の層間絶縁層４０を形成する。その後、必
要に応じて、第１の層間絶縁層４０を平坦化する。第１
の層間絶縁層４０の平坦化は、たとえば、ＣＭＰ法によ
り行うことができる。

【００３８】次に、図２（ｂ）に示すように、第１の層
間絶縁層４０の上に、下部電極３２を形成する。下部電
極３２の材質としては、特に限定されないが、たとえば
Ｉｒ，ＩｒＯ_y，Ｐｔ，Ｒｕ，ＲｕＯ_y，ＳｒＲｕＯ_y，
ＬａＳｒＣｏＯ_yを挙げることができる。下部電極３２
は、たとえばスパッタリング法により形成することがで
きる。下部電極３２の厚さは、たとえば１００〜２００
ｎｍである。

【００３９】次に、下部電極３２の上に、強誘電体膜３
４を形成する。強誘電体膜３４の材質としては、ＰＺＴ
（ＰｂＺｒ_ZＴｉ_1-ZＯ₃）、ＳＢＴ（ＳｒＢｉ₂Ｔａ
₂Ｏ₉）を挙げることができる。強誘電体膜３４の形成方
法は、たとえば、ゾルゲル材料やＭＯＤ材料を用いたス
ピンコート法やディッピング法、スパッタ法、ＭＯＣＶ
Ｄ法、レーザアブレーション法を挙げることができる。
強誘電体膜３４の厚さは、たとえば５０〜１５０ｎｍで
ある。

【００４０】次に、強誘電体膜３４の上に、上部電極３
６を形成する。上部電極３６の材質および形成方法は、
下部電極３２で説明したものを適用することができる。
上部電極３６の厚さは、たとえば１００〜２００ｎｍで
ある。

【００４１】次に、図２（ｃ）に示すように、リソグラ
フィ技術を利用して、下部電極３２、強誘電体膜３４お
よび上部電極３６を選択的にエッチングする。こうし
て、第１の層間絶縁層４０の上に、キャパシタ３０が形
成される。

【００４２】次に、図３（ａ）に示すように、第１の層
間絶縁層４０およびキャパシタ３０の上に、本発明に係
るバリヤ層５０を形成する。バリヤ層５０は、上記の半
導体装置の項で説明した構成を有する。バリヤ層５０の
形成方法は、たとえばスパッタ法、ＣＶＤ法、レーザア
ブレーション法を挙げることができる。バリヤ層５０の
厚さは、膜応力などを考慮して規定され、たとえば１０
〜１００ｎｍ、好ましくは２０〜５０ｎｍである。

【００４３】次に、バリヤ層５０の上において、公知の
方法により、第２の層間絶縁層６０を形成する。第２の
層間絶縁層の厚さは、たとえば４００〜８００ｎｍであ
る。

【００４４】次に、必要に応じて、リカバリーアニール
をする。リカバリーアニールは、酸素雰囲気下で行うこ
とができる。リカバリーアニールの温度条件は、強誘電
体膜３４がＰＺＴからなる場合、たとえば４００〜６５
０℃、好ましくは５００〜６００℃である。また、強誘
電体膜３４がＳＢＴからなる場合、たとえば５００〜７
００℃、好ましくは６００〜６５０℃である。リカバリ
ーアニールの時間は、温度条件を考慮して規定され、た
とえば０．５〜３時間である。リカバリーアニールをす
ることで、強誘電体膜３４の特性を向上させることがで
きる。

【００４５】次に、図３（ｂ）に示すように、リソグラ
フィ技術を利用して、第２の層間絶縁層６０、バリヤ層
５０および第１の層間絶縁層４０を選択的にエッチング
する。こうして、第１〜第３のスルーホール７０，７
２，７４が形成される。第１のスルーホール７０は、上
部電極３６の上面を露出している。第２および第３のス
ルーホール７２，７４は、ソース／ドレイン領域２６の
上面を露出している。この工程において、バリヤ層５０
は、半導体装置の工程で説明した構成を有するため、エ
ッチングされ易い。また、バリヤ層５０のエッチングに
おいて発生した反応生成物が種々の層のサイドに堆積し
難くなっている。このため、パーティクルの発生、バリ
ヤ層の形状不良が抑えられている。

【００４６】次に、図１に示すように、第１〜第３のス
ルーホール７０，７２，７４内に、第１〜第３のコンタ
クト層８０，８２，８４を形成する。第１〜第３のコン
タクト層８０，８２，８４は、たとえば、第１〜第３の
スルーホール７０，７２，７４を充填する導電層を全面
に形成し、その導電層をエッチバックすることにより形
成される。次に、第２の層間絶縁層６０の上に、公知の
方法により局所配線層９０およびビット配線層９２を形
成する。こうして、実施の形態に係る強誘電体メモリ装
置１００が形成される。

【００４７】（変形例）第１の実施の形態は、次の変形
が可能である。水素雰囲気中で、加熱処理によりトラン
ジスタの劣化の回復工程を行う場合には、バリヤ層５０
は、この工程に影響を及ぼさない態様で形成される。つ
まり、トランジスタ２０が形成された領域の上の第１の
層間絶縁層４０上にバリヤ層５０が形成されないよう
に、バリヤ層５０がパターニングされる。具体的には、
バリヤ層５０は、キャパシタ３０の上および側面のみ形
成される。バリヤ層５０が第１の層間絶縁層４０と第２
の層間絶縁層６０との間に形成されていると、水素がバ
リヤ層５０によってブロックされてトランジスタ２０が
形成されている領域まで侵入するのが難しくなるためで
ある。この場合、バリヤ層５０は、第２の層間絶縁層６
０を形成する前にパターニングされる。

【００４８】［第２の実施の形態］（半導体装置）以下、第２の実施の形態に係る半導体装
置を説明する。第２の実施の形態においては、半導体装
置の例として、強誘電体メモリ装置を示す。図４は、強
誘電体メモリ装置を模式的に示す断面図である。

【００４９】第２の実施の形態に係る強誘電体メモリ装
置２００は、バリヤ層１５０が形成されている領域の点
で、第１の実施の形態と異なる。すなわち、第２の実施
の形態においては、バリヤ層１５０は、上部電極３６の
上にのみ形成されている。これ以外のバリヤ層１５０の
構成は、第１の実施の形態と同様である。

【００５０】それ以外の点は、第１の実施の形態と同様
であるため、同一の機能を有する部分には同一の符号を
付し、その詳細な説明を省略する。

【００５１】（半導体装置の製造方法）以下、第２の実
施の形態に係る半導体装置の製造方法を説明する。図５
は、第２の実施の形態に係るメモリ装置の製造工程を模
式的に示す断面図である。

【００５２】図５（ａ）に示すように、上部電極３６ま
で、第１の実施の形態と同様にして形成する。次に、上
部電極３６上にバリヤ層１５０を形成する。バリヤ層１
５０は、第１の実施の形態と同様にして形成することが
できる。

【００５３】次に、図５（ｂ）に示すように、リソグラ
フィ技術を利用して、バリヤ層１５０、上部電極３６、
強誘電体膜３４および下部電極３２を選択的にエッチン
グする。この際、バリヤ層１５０は、エッチング工程に
おける強誘電体膜３４のダメージを抑える効果を有す
る。

【００５４】この後は、第１の実施の形態と同様の方法
により、強誘電体メモリ装置を完成させることができ
る。

【００５５】第２の実施の形態に係る半導体装置の製造
方法は、第１の実施の形態と同様の作用効果を奏するこ
とができる。

【００５６】［実験例］以下、実験例を説明する。

【００５７】ＡｌＯ_Xに所定の金属酸化物を添加した場
合としない場合とで、種々の特性においてどのような差
が生じるか調べた。

【００５８】（膜応力）ＡｌＯ_XにＺｒＯ_Xを添加した場
合と、添加しない場合とで、バリヤ層の膜応力がどのよ
うな異なるか調べた。図６は、バリヤ層の成膜温度と、
バリヤ層の膜応力との関係を示すグラフである。ＡｌＯ
_XにＺｒＯ_Xを添加した場合における、Ａｌの原子数に対
するＺｒの原子数の比（Ｚｒの原子数／Ａｌの原子数）
は、０．１０であった。バリヤ層の形成は、ヘリコン型
スパッタ法によりＡｒとＯ₂との混合ガスを用い、真空
度２×１０^-3Ｔｏｒｒ（０．２６Ｐａ）で行った。な
お、ＡｒにＯ₂を加えた理由は、酸素欠損を抑制するた
めである。ヘリコン型スパッタ装置を用い、通常のスパ
ッタ装置より低い圧力でバリヤ層を形成したのは、より
緻密な膜を得るためである。バリヤ層の態様は、キャパ
シタの上面および側面を覆う態様とした。膜応力は、薄
膜ストレス評価装置（テンコール社製ＦＬＸ２９０
８）により測定した。

【００５９】なお、図６において、◆，●は、ＡｌＯ_X
にＺｒＯ_Xが添加されていない場合におけるデータであ
る。◇，〇は、ＡｌＯ_XにＺｒＯ_Xが添加されている場合
におけるデータである。◆，◇は、バリヤ層の厚さが２
０ｎｍである場合におけるデータである。●，〇は、バ
リヤ層の厚さが５０ｎｍである場合におけるデータであ
る。また、図６における膜応力においては、引っ張り方
向の膜応力を正とした。

【００６０】図６から、バリヤ層の厚さが２０ｎｍおよ
び５０ｎｍの双方において、ＡｌＯ _XにＺｒＯ_Xを添加す
ると、膜応力が低減することがわかった。

【００６１】（Ｑｓｗ：信号電荷量）ＡｌＯ_Xに所定の
金属酸化物を添加した場合と、しない場合とで、Ｑｓｗ
においてどのような違いがあるか調べた。

【００６２】バリヤ層の態様は、キャパシタの上面およ
び側面を覆う態様とした。バリヤ層の厚さは、２０ｎｍ
とした。バリヤ層の形成は、膜応力の項で説明した方法
と同様の方法により行った。キャパシタを構成する強誘
電体膜は、ＳＢＴからなる。強誘電体膜は、ＭＯＤ原料
（高純度化学（株）製）をスピンコート法によりに塗布
し、結晶化温度６５０〜７００℃の条件下でＭＯＤ原料
を結晶化させて得られた。強誘電体膜の厚さは、１５０
ｎｍであった。バリヤ層の上に、ＴＥＯＳ−ＣＶＤ法に
より、酸化シリコン層からなる層間絶縁層を形成した。
層間絶縁層を形成した後、酸素雰囲気中で７００℃で３
０分間のリカバリーアニールを１度行った。

【００６３】表１は、添加比によってＱｓｗがどう変化
するかを示した表である。

【００６４】

【表１】

【００６５】なお、添加比とは、Ａｌの原子数に対する
各添加物質の金属の原子数の比（添加物質の金属の原子
数／Ａｌの原子数）をいう。Ｑｓｗの単位は、μＣ／ｃ
ｍ²である。Ｑｓｗの評価は、ＲＴ６０００（ラジアン
ト社（株）製）により行った。この時の測定に用いたサ
ンプルは、トランジスタが形成されていない、キャパシ
タのみのダミーサンプルであった。キャパシタサイズ
は、□５μｍ（１辺が５μｍの正方形）で、１０，００
０個並列に配した。

【００６６】Ｑｓｗは、センスアンプの感度、インプリ
ント、ファティーグ、ウエハー面内、ロット間のバラツ
キなどを考慮すると、１０μＣ／ｃｍ²以上であること
が好ましいとされている。表１から添加比が０．５５以
上であると、Ｑｓｗは、いずれの添加物質においても、
１０μＣ／ｃｍ²を下回っている。このため、添加比
は、０．０５〜０．５０の範囲内にあることが好ましい
といえる。また、添加比が０．０５および０．１０の場
合は、すべての金属酸化物において、金属酸化物を添加
していない場合に比べて、Ｑｓｗが向上している。これ
は、金属酸化物を添加することにより、バリヤ層の膜応
力が緩和され、キャパシタの歪みが軽減されたためと考
えられる。

【００６７】また、バリヤ層の厚さを５０ｎｍとして、
Ｑｓｗを測定した。測定結果を表２に示す。

【００６８】

【表２】

【００６９】表２から、バリヤ層の厚さが２０ｎｍの場
合に比べて、Ｑｓｗの値が低下していることがわかる。
これは、バリヤ層の厚さが２０ｎｍの場合に比べて、大
きな膜応力が発生したためと考えられる。

【００７０】なお、実施例のいずれの態様においても、
リーク電流は、１０^-7〜１０^-8Ａ／ｃｍ²の範囲内に収
まっていた。

【００７１】（エッチングダメージの防御性）バリヤ層
を形成後に、バリヤ層、上部電極、強誘電体膜および下
部電極をエッチングしてキャパシタを形成した場合と、
バリヤ層を形成する前に上部電極、強誘電体膜および下
部電極をエッチングしてキャパシタを形成した場合と
で、Ｑｓｗにおいてどのような差が生じるか調べた。な
お、キャパシタサイズは、□１００μｍ（１辺が１００
μｍの正方形）とした。また、それぞれの場合におい
て、キャパシタ形成のためのエッチング後、レジスト層
をアッシング除去し、残さ物を除去する工程を行った。

【００７２】なお、バリヤ層は、ＡｌＯ_XにＴｉＯ_Xが添
加された材質からなる。Ａｌの原子数に対するＴｉの原
子数の比（Ｔｉ／Ａｌ）は、０．１０とした。バリヤ層
の厚さは、５０ｎｍとした。バリヤ層の形成は、膜応力
の項で説明した方法と同様の方法により行った。

【００７３】キャパシタを構成する強誘電体膜は、ＳＢ
Ｔからなる。強誘電体膜は、Ｑｓｗの項で説明した方法
と同様の方法により形成した。なお、強誘電体膜の厚さ
は、１５０ｎｍとした。

【００７４】バリヤ層を形成した後に、バリヤ層、上部
電極、強誘電体膜および下部電極をエッチングした場合
は、Ｑｓｗは、１３μＣ／ｃｍ²であった。一方、バリ
ヤ層を形成する前に上部電極、強誘電体膜および下部電
極をエッチングした場合は、Ｑｓｗは、８μＣ／ｃｍ²
であった。これにより、バリヤ層を形成した後に、上部
電極、強誘電体膜および下部電極をエッチングすると、
Ｑｓｗが向上することがわかる。これは、エッチング工
程、レジスト層をアッシング除去する工程およびエッチ
ング後の残さ物を除去する工程において、バリヤ層が、
キャパシタを保護したためと考えられる。

【００７５】また、さらに、バリヤ層を形成した後に、
バリヤ層、上部電極、強誘電体膜および下部電極をエッ
チングしてキャパシタを形成した場合において、そのキ
ャパシタの形成後に、リカバリーアニールを施した。そ
うしたところ、Ｑｓｗは、１５μＣ／ｃｍ²となった
（リカバリーアニールを施す前は１３μＣ／ｃｍ²）。
すなわち、リカバリーアニールを施すことにより、さら
に、キャパシタの特性が向上することがわかった。

【００７６】なお、この実験例に係るＱｓｗは、上述の
Ｑｓｗの項で説明したのと同様の方法で測定された。ま
た、Ｑｓｗは、キャパシタに直接プローバを接触させて
測定された。

【００７７】（Ｐｂ拡散）バリヤ層が、Ｐｂの拡散をど
の程度抑えることができるか調べた。

【００７８】なお、実験に使用した試験体の構成は、次
のとおりである。キャパシタにおける強誘電体は、ＰＺ
Ｔからなる。強誘電体膜は、ゾルゲル原料（三菱マテリ
アル（株）製）を、結晶化温度５５０〜６００℃の条件
下で結晶化させて得られた。強誘電体膜の厚さは、１２
０ｎｍであった。

【００７９】バリヤ層は、キャパシタの上面および側面
に形成した。バリヤ層の形成は、ヘリコン型スパッタ法
によりＡｒとＯ₂との混合ガスを用い、真空度２×１０
^-3ｔｏｒｒ（０．２６Ｐａ）で行った。バリヤ層を形成
した後、７００℃で３０分加熱した。バリヤ層に添加し
た金属酸化物は、ＺｒＯ_Xであり、その添加比（金属酸
化物の金属の原子数／Ａｌの原子数）は、０．１０であ
った。バリヤ層の上に酸化シリコンからなる層間絶縁層
を形成した。層間絶縁層を形成した後、酸素雰囲気中で
７００℃で３０分間のリカバリーアニールを１度行っ
た。

【００８０】この試験体におけるＰｂの拡散状態をＳＩ
ＭＳで評価した。そうしたところ、バリヤ層において、
Ｐｂの拡散を抑制していた。すなわち、Ｐｂの層間絶縁
層への拡散を抑制していた。

【００８１】なお、強誘電体膜がＰＺＴからなる場合に
は、リカバリーアニールは、一般的に、６００℃前後で
行われる。しかし、本実験では、量産のマージンを考慮
して、７００℃でリカバリーアニールを行っている。つ
まり、本願のバリヤ層は、通常より高い温度でリカバリ
ーアニールを行っても、Ｐｂの拡散を抑制できることが
わかった。

【００８２】［変形例］本発明は、上記の実施の形態に
限定されず、本発明の要旨を超えない範囲で種々の変更
が可能である。

【００８３】上記の実施の形態においては、バリヤ層を
強誘電体メモリ装置におけるキャパシタに適用した。し
かし、バリヤ層は、ＤＲＡＭにおけるキャパシタに適用
してもよい。この場合、誘電体膜は、キャパシタの大容
量化を図る観点から、ＢＳＴのような高誘電率の常誘電
体からなることができる。

【００８４】また、メモリ装置におけるキャパシタに限
らず、この他のキャパシタにおいても、バリヤ層を適用
することができる。

【図面の簡単な説明】

【図１】第１の実施の形態に係る強誘電体メモリ装置を
模式的に示す断面図である。

【図２】第１の実施の形態に係る半導体装置の製造工程
を模式的に示す断面図である。

【図３】第１の実施の形態に係る半導体装置の製造工程
を模式的に示す断面図である。

【図４】第２の実施の形態に係る強誘電体メモリ装置を
模式的に示す断面図である。

【図５】第２の実施の形態に係る半導体装置の製造工程
を模式的に示す断面図である。

【図６】バリヤ層の成膜温度と、バリヤ層の膜応力との
関係を示すグラフである。

【符号の説明】

１０半導体基板１２素子分離領域２０電界効果型トランジスタ２２ゲート絶縁層２４ゲート電極２６ソース／ドレイン領域３０キャパシタ３２下部電極３４誘電体膜３６上部電極４０第１の層間絶縁層５０，１５０バリヤ層６０第２の層間絶縁層７０第１のスルーホール７２第２のスルーホール７４第３のスルーホール８０第１のコンタクト層８２第２のコンタクト層８４第３のコンタクト層９０局所配線層９２ビット配線層１００，２００強誘電体メモリ装置

Claims

【特許請求の範囲】

【請求項１】キャパシタを有する半導体装置であっ
て、前記キャパシタは、第１の電極と、第２の電極と、該第
１の電極と該第２の電極との間に設けられた誘電体膜と
を有し、前記キャパシタの少なくとも上において、ＡｌＯ_Xを主
成分とするバリヤ層が設けられ、前記バリヤ層は、ＴｉＯ_X、ＺｒＯ_X、ＨｆＯ_X、ＳｉＯ_X
およびＶＯ_Xの中から選択される少なくとも１種を含
む、半導体装置。
【請求項２】請求項１において、前記バリヤ層は、前記キャパシタの上にのみ設けられて
いる、半導体装置。
【請求項３】請求項１において、前記バリヤ層は、さらに、前記キャパシタの側方におい
て設けられている、半導体装置。
【請求項４】請求項１〜３のいずれかにおいて、前記バリヤ層において、前記Ａｌの原子数に対するＴ
ｉ、Ｚｒ、Ｈｆ、ＳｉおよびＶの原子数の総和の比は、
０．０５〜０．５０である、半導体装置。
【請求項５】請求項１〜４のいずれかにおいて、前記誘電体膜は、強誘電体膜または常誘電体膜である、
半導体装置。
【請求項６】請求項１〜５のいずれかにおいて、前記半導体装置は、さらに、トランジスタを有し、前記トランジスタと、前記キャパシタとで、メモリ装置
を構成している、半導体装置。
【請求項７】請求項６において、前記メモリ装置は、強誘電体メモリ装置である、半導体
装置。
【請求項８】請求項６において、前記メモリ装置は、ＤＲＡＭである、半導体装置。
【請求項９】キャパシタを有する半導体装置の製造方
法であって、前記キャパシタは、第１の電極と、第２の電極と、該第
１の電極と該第２の電極との間に設けられた誘電体膜と
を有し、（ａ）前記キャパシタを形成する工程、および
（ｂ）前記工程（ａ）の後において、前記キャパシタを
覆うバリヤ層を形成する工程を含む、半導体装置の製造
方法であって、前記バリヤ層は、ＡｌＯ_Xを主成分とし、かつ前記バリ
ヤ層は、ＴｉＯ_X、ＺｒＯ_X、ＨｆＯ_X、ＳｉＯ_XおよびＶ
Ｏ_Xの中から選択される少なくとも１種を含む、半導体
装置の製造方法。
【請求項１０】キャパシタを有する半導体装置の製造
方法であって、前記キャパシタは、第１の電極と、第２の電極と、該第
１の電極と該第２の電極との間に設けられた誘電体膜と
を有し、（ｈ）前記第１の電極を形成する工程、（ｉ）
前記第１の電極の上に、前記誘電体膜を形成する工程、
（ｊ）前記誘電体膜の上に、前記第２の電極を形成する
工程、（ｋ）前記第２の電極の上に、バリヤ層を形成す
る工程および（ｌ）前記バリヤ層、前記第２の電極、前
記誘電体膜および前記第１の電極を選択的に除去して、
前記キャパシタを形成する工程を含む、半導体装置の製
造方法であって、前記バリヤ層は、ＡｌＯ_Xを主成分とし、かつ前記バリ
ヤ層は、ＴｉＯ_X、ＺｒＯ_X、ＨｆＯ_X、ＳｉＯ_XおよびＶ
Ｏ_Xの中から選択される少なくとも１種を含む、半導体
装置の製造方法。
【請求項１１】請求項９または１０において、前記バリヤ層の形成は、スパッタ法、ＣＶＤ法またはレ
ーザアブレーション法により行われる、半導体装置の製
造方法。
【請求項１２】請求項９〜１１のいずれかにおいて、前記バリヤ層において、前記Ａｌの原子数に対するＴ
ｉ、Ｚｒ、Ｈｆ、ＳｉおよびＶの原子数の総和の比は、
０．０５〜０．５０である、半導体装置の製造方法。
【請求項１３】請求項９〜１２のいずれかにおいて、前記誘電体膜は、強誘電体膜または常誘電体膜である、
半導体装置の製造方法。
【請求項１４】請求項９〜１３のいずれかにおいて、前記半導体装置は、さらに、トランジスタを有し、前記トランジスタと、前記キャパシタとで、メモリ装置
を構成している、半導体装置の製造方法。
【請求項１５】請求項１４において、前記メモリ装置は、強誘電体メモリ装置である、半導体
装置の製造方法。
【請求項１６】請求項１４において、前記メモリ装置は、ＤＲＡＭである、半導体装置の製造
方法。