JP3212930B2 - 容量及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、容量及びその製造
方法に属し、特に、半導体メモリに用いられる強誘電体
の容量及びその製造方法に属する。
方法に属し、特に、半導体メモリに用いられる強誘電体
の容量及びその製造方法に属する。
【０００２】
【従来の技術】半導体と強誘電体、例えば、Ｐｂ（Ｚｒ
1-x ，Ｔｉx ）Ｏ3 （以下、ＰＺＴと略称）を用いた容
量を組み合わせたいわゆる強誘電体メモリは、強誘電体
の残留分極を利用して“１”、“０”を記憶する。強誘
電体容量に印加した電圧とその時に得られる分極の関係
を図５にヒステリシス特性として示す。
1-x ，Ｔｉx ）Ｏ3 （以下、ＰＺＴと略称）を用いた容
量を組み合わせたいわゆる強誘電体メモリは、強誘電体
の残留分極を利用して“１”、“０”を記憶する。強誘
電体容量に印加した電圧とその時に得られる分極の関係
を図５にヒステリシス特性として示す。
【０００３】例えば一度正のバイアスを加えた後にバイ
アスを零に戻しても分極は零にはならず、残留分極＋Ｐ
ｒが残る。逆にバイアスを負にした後で零にもどすと残
留分極−Ｐｒが得られる。これを読み出すことにより
“１”、“０”を判定でき、メモリとして使用できる。
この情報が電源を切断しても保持されるために、不揮発
性メモリとして動作することが知られている。このメモ
リにおいては、強誘電体容量とシリコンのＬＳＩが同一
基板内に形成され、両者が充分な性能で動作することが
必要不可欠である。
アスを零に戻しても分極は零にはならず、残留分極＋Ｐ
ｒが残る。逆にバイアスを負にした後で零にもどすと残
留分極−Ｐｒが得られる。これを読み出すことにより
“１”、“０”を判定でき、メモリとして使用できる。
この情報が電源を切断しても保持されるために、不揮発
性メモリとして動作することが知られている。このメモ
リにおいては、強誘電体容量とシリコンのＬＳＩが同一
基板内に形成され、両者が充分な性能で動作することが
必要不可欠である。
【０００４】この容量の構造としては、例えば特開平７
−１１１３１８号公報に述べられている構造がある。図
６はその構造断面図である。図６において、１は下地酸
化膜（ＢＰＳＧ）層、３は下部電極（Ｐｔ）層、４はＰ
ＺＴ層、５はＳｉＮ層、６は上部電極（Ｐｔ）層、１７
はＴｉＮ層、８は容量カバー膜（ＮＳＧ）層、９はＡｌ
配線層である。
−１１１３１８号公報に述べられている構造がある。図
６はその構造断面図である。図６において、１は下地酸
化膜（ＢＰＳＧ）層、３は下部電極（Ｐｔ）層、４はＰ
ＺＴ層、５はＳｉＮ層、６は上部電極（Ｐｔ）層、１７
はＴｉＮ層、８は容量カバー膜（ＮＳＧ）層、９はＡｌ
配線層である。
【０００５】本構造の容量においては、下部電極層３、
ＰＺＴ層４、上部電極層６からなる強誘電体容量はＳｉ
Ｎ層５、ＴｉＮ層１７によって完全にカバーされてい
る。正常に動作する強誘電体容量を得るだけなら、Ｓｉ
Ｎ層５とＴｉＮ層１７は必要無いが、特にこれが必要な
理由を以下に述べる。
ＰＺＴ層４、上部電極層６からなる強誘電体容量はＳｉ
Ｎ層５、ＴｉＮ層１７によって完全にカバーされてい
る。正常に動作する強誘電体容量を得るだけなら、Ｓｉ
Ｎ層５とＴｉＮ層１７は必要無いが、特にこれが必要な
理由を以下に述べる。
【０００６】通常のＬＳＩプロセスにおいては、Ａｌ配
線形成後に水素雰囲気で４００℃程度の熱処理を行う。
これは、ＬＳＩに用いられるＭＯＳＦＥＴ製造の各種工
程で発生したＭＯＳ界面準位を減少させ、その特性ばら
つき、特に閾値のばらつきを減少させるという目的であ
る。図６の構造においても、同一基板に形成されたＭＯ
ＳＦＥＴの特性向上のために、容量が形成された後に水
素中での熱処理が必要になる。ところが、ＰＺＴに限ら
ず一般に強誘電体材料は酸化物であり、この処理によっ
て還元反応を起こす。
線形成後に水素雰囲気で４００℃程度の熱処理を行う。
これは、ＬＳＩに用いられるＭＯＳＦＥＴ製造の各種工
程で発生したＭＯＳ界面準位を減少させ、その特性ばら
つき、特に閾値のばらつきを減少させるという目的であ
る。図６の構造においても、同一基板に形成されたＭＯ
ＳＦＥＴの特性向上のために、容量が形成された後に水
素中での熱処理が必要になる。ところが、ＰＺＴに限ら
ず一般に強誘電体材料は酸化物であり、この処理によっ
て還元反応を起こす。
【０００７】従って、水素中の熱処理により強誘電体中
には酸素欠損を生ずる。この酸素欠損は、強誘電性の喪
失や、リーク電流の増大をもたらすため、この熱処理後
にはこの容量は強誘電体容量としての働きをすることが
できない。
には酸素欠損を生ずる。この酸素欠損は、強誘電性の喪
失や、リーク電流の増大をもたらすため、この熱処理後
にはこの容量は強誘電体容量としての働きをすることが
できない。
【０００８】従って、強誘電体容量には水素に対してバ
リア性のあるカバー膜を形成する必要がある。これが、
ＳｉＮ層５およびＴｉＮ層１７である。この構造では強
誘電体容量はこれらによって完全にカバーされており、
水素中での熱処理によって劣化をすることがない。
リア性のあるカバー膜を形成する必要がある。これが、
ＳｉＮ層５およびＴｉＮ層１７である。この構造では強
誘電体容量はこれらによって完全にカバーされており、
水素中での熱処理によって劣化をすることがない。
【０００９】
【発明が解決しようとする課題】本構造の容量及びその
製造方法の問題点を以下に述べる。本構造においては、
強誘電体容量が形成された後に、ＳｉＮを全面に成膜す
る必要がある。この場合には、その膜の緻密性、段差被
覆性の観点から、化学気相成長（ＣＶＤ）法による成膜
が用いられる。
製造方法の問題点を以下に述べる。本構造においては、
強誘電体容量が形成された後に、ＳｉＮを全面に成膜す
る必要がある。この場合には、その膜の緻密性、段差被
覆性の観点から、化学気相成長（ＣＶＤ）法による成膜
が用いられる。
【００１０】半導体メモリに用いられる強誘電体容量に
おいては、従来、容量形成後の各種還元性プロセスによ
る劣化が問題になっていた。これを克服するには、容量
上にＳｉＮ等の水素に対するバリア性のあるカバー膜を
形成するのが有効な方法であるが、ＳｉＮはその成膜に
ＳｉＨ4 （アンモニア）等、水素を含むガスを用いるた
め、その成膜時に劣化を生じるという欠点があった。
おいては、従来、容量形成後の各種還元性プロセスによ
る劣化が問題になっていた。これを克服するには、容量
上にＳｉＮ等の水素に対するバリア性のあるカバー膜を
形成するのが有効な方法であるが、ＳｉＮはその成膜に
ＳｉＨ4 （アンモニア）等、水素を含むガスを用いるた
め、その成膜時に劣化を生じるという欠点があった。
【００１１】一般に、ＳｉＮの成膜に用いられるガスと
しては、ＳｉＨ4 （シラン）とＮＨ4 が用いられる。ま
た、緻密で良好な膜質のＳｉＮを得るためにはその成膜
温度は３００℃以上が必要となる。
しては、ＳｉＨ4 （シラン）とＮＨ4 が用いられる。ま
た、緻密で良好な膜質のＳｉＮを得るためにはその成膜
温度は３００℃以上が必要となる。
【００１２】従って、ガスに含まれる水素により成膜時
に還元反応を生じ、強誘電体特性が劣化する。すなわ
ち、成膜後に水素に対してのバリア性は有するものの、
成膜時には還元反応を起こすため、劣化を生ずる。
に還元反応を生じ、強誘電体特性が劣化する。すなわ
ち、成膜後に水素に対してのバリア性は有するものの、
成膜時には還元反応を起こすため、劣化を生ずる。
【００１３】バリア層としてスパッタ法によって成膜し
たＴｉＮを用いれば、以上の難点は解決する。しかし、
ＴｉＮはＳｉＮと異なり導電性であるためにＡｌ配線等
の配線材料との干渉を起こし、容量の全体をカバーする
構造を作ることは不可能である。
たＴｉＮを用いれば、以上の難点は解決する。しかし、
ＴｉＮはＳｉＮと異なり導電性であるためにＡｌ配線等
の配線材料との干渉を起こし、容量の全体をカバーする
構造を作ることは不可能である。
【００１４】従って、本構造は形成後の水素中の熱処理
によって劣化は生じないものの、その製造工程で劣化を
生じる。或いはその製造は極めて困難であるという欠点
を有する。
によって劣化は生じないものの、その製造工程で劣化を
生じる。或いはその製造は極めて困難であるという欠点
を有する。
【００１５】本発明の目的は、水素に対してバリア性の
あるカバー膜を、強誘電体特性を劣化すること無しに容
量上に形成することのできる容量の構造及びその製造方
法を提供することにある。
あるカバー膜を、強誘電体特性を劣化すること無しに容
量上に形成することのできる容量の構造及びその製造方
法を提供することにある。
【００１６】
【課題を解決するための手段】本発明によれば、下地酸
化膜層上に形成した第１の金属窒化膜層と、該第１の金
属窒化膜層上に形成した下部電極層と、該下部電極層上
に形成した誘電体層と、該誘電体層上に形成した上部電
極とを含む容量において、前記上部電極の少なくとも一
部を除く領域にかつ前記下地酸化膜層上に形成したシリ
コン窒化膜層と、該シリコン窒化膜層が除かれている前
記上部電極の前記一部上に形成した第２の金属窒化膜層
とを有し、前記第１の金属窒化膜層、前記下部電極層、
前記誘電体層、前記上部電極及び前記第２の金属窒化膜
層が積層されており、前記シリコン窒化膜層が前記下部
電極層、前記誘電体層及び前記上部電極に直接接してい
ることを特徴とする容量が得られる。
化膜層上に形成した第１の金属窒化膜層と、該第１の金
属窒化膜層上に形成した下部電極層と、該下部電極層上
に形成した誘電体層と、該誘電体層上に形成した上部電
極とを含む容量において、前記上部電極の少なくとも一
部を除く領域にかつ前記下地酸化膜層上に形成したシリ
コン窒化膜層と、該シリコン窒化膜層が除かれている前
記上部電極の前記一部上に形成した第２の金属窒化膜層
とを有し、前記第１の金属窒化膜層、前記下部電極層、
前記誘電体層、前記上部電極及び前記第２の金属窒化膜
層が積層されており、前記シリコン窒化膜層が前記下部
電極層、前記誘電体層及び前記上部電極に直接接してい
ることを特徴とする容量が得られる。
【００１７】また、本発明によれば、下部電極、誘電体
層が順次積層され、前記下部電極、前記誘電体層が選択
的にエッチングされた後、シリコン窒化膜が該構造の上
に成膜され、前記誘電体層上で選択的に前記シリコン窒
化膜がエッチングされた後、４００℃以上の温度での熱
処理工程を行った後、上部電極層、金属窒化物を連続し
て成膜して金属窒化物層を形成し、前記上部電極層、前
記金属窒化物を選択的にエッチングすることを特徴とす
る容量の製造方法が得られる。
層が順次積層され、前記下部電極、前記誘電体層が選択
的にエッチングされた後、シリコン窒化膜が該構造の上
に成膜され、前記誘電体層上で選択的に前記シリコン窒
化膜がエッチングされた後、４００℃以上の温度での熱
処理工程を行った後、上部電極層、金属窒化物を連続し
て成膜して金属窒化物層を形成し、前記上部電極層、前
記金属窒化物を選択的にエッチングすることを特徴とす
る容量の製造方法が得られる。
【００１８】さらに、本発明によれば、基板上に下部電
極、誘電体層が順次積層され、前記下部電極、前記誘電
体層が選択的にエッチングされた後、シリコン窒化膜が
該構造の上に成膜され、前記誘電体層上で選択的に前記
シリコン窒化膜がエッチングされた後、４００℃以上の
温度での熱処理工程を行った後、上部電極層を形成し、
該上部電極層を選択的にエッチングした後、金属窒化物
を成膜して金属窒化物層を形成し、前記金属窒化物を選
択的にエッチングすることを特徴とする容量の製造方法
が得られる。
極、誘電体層が順次積層され、前記下部電極、前記誘電
体層が選択的にエッチングされた後、シリコン窒化膜が
該構造の上に成膜され、前記誘電体層上で選択的に前記
シリコン窒化膜がエッチングされた後、４００℃以上の
温度での熱処理工程を行った後、上部電極層を形成し、
該上部電極層を選択的にエッチングした後、金属窒化物
を成膜して金属窒化物層を形成し、前記金属窒化物を選
択的にエッチングすることを特徴とする容量の製造方法
が得られる。
【００１９】
【作用】本発明においては、所定の形状に加工された強
誘電体、下部電極上の全面に、ＳｉＮをＣＶＤ法等の方
法で成膜する。この時、強誘電体は還元反応により劣化
を生ずる。この後で上部電極に対応した穴をエッチング
によりＳｉＮに形成する。この後で酸素中での熱処理を
行った後に上部電極，ＴｉＮを連続して成膜する。上部
電極／ＴｉＮを所定の形状に加工した後に、容量上カバ
ー膜成膜、コンタクトエッチング、Ａｌ配線形成を行
う。
誘電体、下部電極上の全面に、ＳｉＮをＣＶＤ法等の方
法で成膜する。この時、強誘電体は還元反応により劣化
を生ずる。この後で上部電極に対応した穴をエッチング
によりＳｉＮに形成する。この後で酸素中での熱処理を
行った後に上部電極，ＴｉＮを連続して成膜する。上部
電極／ＴｉＮを所定の形状に加工した後に、容量上カバ
ー膜成膜、コンタクトエッチング、Ａｌ配線形成を行
う。
【００２０】この構造の場合にはＳｉＮ成膜時の還元に
よる劣化はＳｉＮエッチング後の酸素中熱処理で回復す
る。また、ＳｉＮの開口部は後でＴｉＮにより完全にカ
バーされているため、容量形成後の水素処理に対しては
バリア性を持ち、還元性プロセスでの劣化を生ずること
が無いと同時に、その製造工程での劣化も問題にはなら
ない。
よる劣化はＳｉＮエッチング後の酸素中熱処理で回復す
る。また、ＳｉＮの開口部は後でＴｉＮにより完全にカ
バーされているため、容量形成後の水素処理に対しては
バリア性を持ち、還元性プロセスでの劣化を生ずること
が無いと同時に、その製造工程での劣化も問題にはなら
ない。
【００２１】従って、水素中の熱処理を行うことがで
き、ＭＯＳＦＥＴの特性を改善することが可能であり、
良好な特性のメモリを歩留まり良く得ることができる。
き、ＭＯＳＦＥＴの特性を改善することが可能であり、
良好な特性のメモリを歩留まり良く得ることができる。
【００２２】
【発明の実施の形態】本発明の容量の第１の実施の形態
例の構造の断面図を図１に示す。図１において、１は下
地酸化膜（ＢＰＳＧ）層、２は第１のＴｉＮ（金属窒化
膜）層、３は下部電極（Ｐｔ）層、４はＰＺＴ（誘電
体）層、５はＳｉＮ（シリコン窒化膜）層、６は上部電
極（Ｐｔ）層、７は第２のＴｉＮ（金属窒化膜）層、８
は容量カバー膜（ＮＳＧ）層、９はＡｌ配線層である。
例の構造の断面図を図１に示す。図１において、１は下
地酸化膜（ＢＰＳＧ）層、２は第１のＴｉＮ（金属窒化
膜）層、３は下部電極（Ｐｔ）層、４はＰＺＴ（誘電
体）層、５はＳｉＮ（シリコン窒化膜）層、６は上部電
極（Ｐｔ）層、７は第２のＴｉＮ（金属窒化膜）層、８
は容量カバー膜（ＮＳＧ）層、９はＡｌ配線層である。
【００２３】図１に示した本発明の第１の実施の形態例
による容量の構造においては、下地酸化膜１上に形成さ
れた下部電極層３、ＰＺＴ層４、上部電極層６からなる
強誘電体容量は、ＳｉＮ層５、第１、第２のＴｉＮ層
２，７によって完全にカバーされているので、この容量
を形成後に水素中での熱処理を行ってもこれによる劣化
を生じることがない。
による容量の構造においては、下地酸化膜１上に形成さ
れた下部電極層３、ＰＺＴ層４、上部電極層６からなる
強誘電体容量は、ＳｉＮ層５、第１、第２のＴｉＮ層
２，７によって完全にカバーされているので、この容量
を形成後に水素中での熱処理を行ってもこれによる劣化
を生じることがない。
【００２４】誘電体は、Ｐｂ（Ｚｒ1-x ，Ｔｉx ）
Ｏ3 、ＳｒＢｉ2 Ｔａ2 Ｏ9 、（Ｂａ1-x ，Ｓｒx ）Ｔ
ｉＯ3 のいずれかを含む。上部電極層６及び下部電極３
はＰｔ、Ｉｒ、ＩｒＯ2 、Ｒｕ、ＲｕＯ2 のいずれかを
含む。
Ｏ3 、ＳｒＢｉ2 Ｔａ2 Ｏ9 、（Ｂａ1-x ，Ｓｒx ）Ｔ
ｉＯ3 のいずれかを含む。上部電極層６及び下部電極３
はＰｔ、Ｉｒ、ＩｒＯ2 、Ｒｕ、ＲｕＯ2 のいずれかを
含む。
【００２５】容量はシリコン基板上に直接或いは絶縁膜
を介して形成されている。シリコン基板には集積回路が
形成されている。
を介して形成されている。シリコン基板には集積回路が
形成されている。
【００２６】また、金属窒化膜は、ＴｉＮのほかにＡｌ
Ｎを用いることができる。ＴｉＮは導電性であるが、本
構造においては、第１，第２のＴｉＮはそれぞれ下部及
び上部電極３、６と一体化しているため、この存在によ
る容量への電気的コンタクトへの影響は無い。本構造に
おいては容量の下部は第１のＴｉＮ層２、側面及び上面
のほとんどはＳｉＮ層５でカバーされている。上面のＳ
ｉＮ層５が無い部分は第２のＴｉＮ層７でカバーされて
いる。
Ｎを用いることができる。ＴｉＮは導電性であるが、本
構造においては、第１，第２のＴｉＮはそれぞれ下部及
び上部電極３、６と一体化しているため、この存在によ
る容量への電気的コンタクトへの影響は無い。本構造に
おいては容量の下部は第１のＴｉＮ層２、側面及び上面
のほとんどはＳｉＮ層５でカバーされている。上面のＳ
ｉＮ層５が無い部分は第２のＴｉＮ層７でカバーされて
いる。
【００２７】したがって、この容量は水素、或いは還元
雰囲気に対してバリア性を持った構造となる。また、導
電性の第２のＴｉＮ層７は上部電極層６上に直接或いは
緩衝層（図示せず）を介して形成するようにしてもよ
い。
雰囲気に対してバリア性を持った構造となる。また、導
電性の第２のＴｉＮ層７は上部電極層６上に直接或いは
緩衝層（図示せず）を介して形成するようにしてもよ
い。
【００２８】図２は、本発明の容量の第２の実施の形態
例の構造断面図を示している。この第２の実施の形態例
の場合は、第１の実施の形態例における第１のＴｉＮ層
２の代わりに、下地酸化膜１上に全面に第１のＳｉＮ層
１５が形成されている。この場合は容量の下側のカバー
は第１のＳｉＮ層１５により、実施例１と同様の効果が
得られる。
例の構造断面図を示している。この第２の実施の形態例
の場合は、第１の実施の形態例における第１のＴｉＮ層
２の代わりに、下地酸化膜１上に全面に第１のＳｉＮ層
１５が形成されている。この場合は容量の下側のカバー
は第１のＳｉＮ層１５により、実施例１と同様の効果が
得られる。
【００２９】図３は、本発明の容量の第３の実施に形態
例の構造断面図を示している。この第３の実施の形態例
の場合は、上部電極層６と第２のＴｉＮ層７が一体化し
ておらず、第１の実施の形態例の第２のＴｉＮ層７に比
較して第３の実施に形態例における第２のＴｉＮ層７の
方が大きい形状となっている。
例の構造断面図を示している。この第３の実施の形態例
の場合は、上部電極層６と第２のＴｉＮ層７が一体化し
ておらず、第１の実施の形態例の第２のＴｉＮ層７に比
較して第３の実施に形態例における第２のＴｉＮ層７の
方が大きい形状となっている。
【００３０】上部電極層６には水素に対するバリア効果
は全く無いため、第１及び第２の実施の形態例では上部
電極層６の側面からわずかながらも水素が侵入して強誘
電体と還元反応を起こす可能性があるが、この形状にお
いては上部電極層６の側面も第２のＴｉＮ層７にカバー
されているため、バリア効果を第１及び第２の実施の形
態例よりも更に大きくすることができる。
は全く無いため、第１及び第２の実施の形態例では上部
電極層６の側面からわずかながらも水素が侵入して強誘
電体と還元反応を起こす可能性があるが、この形状にお
いては上部電極層６の側面も第２のＴｉＮ層７にカバー
されているため、バリア効果を第１及び第２の実施の形
態例よりも更に大きくすることができる。
【００３１】容量の製造方法としては、図示しない基板
上に第１のＴｉＮ層２、下部電極３、ＰＺＴ（誘電体）
層４が順次積層され、第１のＴｉＮ層２、下部電極層
３、ＰＺＴ層４が選択的にエッチングされた後、ＳｉＮ
（シリコン窒化膜）層５が構造の上に成膜され、ＰＺＴ
層４上で選択的にＳｉＮ層５がエッチングされた後、４
００℃以上の温度での熱処理工程を行った後、上部電極
層６、第２のＴｉＮ（金属窒化物）層７を連続して成膜
し、上部電極層６、第２のＴｉＮ層７を選択的にエッチ
ングする。
上に第１のＴｉＮ層２、下部電極３、ＰＺＴ（誘電体）
層４が順次積層され、第１のＴｉＮ層２、下部電極層
３、ＰＺＴ層４が選択的にエッチングされた後、ＳｉＮ
（シリコン窒化膜）層５が構造の上に成膜され、ＰＺＴ
層４上で選択的にＳｉＮ層５がエッチングされた後、４
００℃以上の温度での熱処理工程を行った後、上部電極
層６、第２のＴｉＮ（金属窒化物）層７を連続して成膜
し、上部電極層６、第２のＴｉＮ層７を選択的にエッチ
ングする。
【００３２】なお、図２の構造の場合には、上記の例で
の第１のＴｉＮ層２の代わりに第１のＳｉＮ層１５が形
成される。
の第１のＴｉＮ層２の代わりに第１のＳｉＮ層１５が形
成される。
【００３３】ＳｉＮ層５，１５は化学気相成長法で成膜
される。熱処理工程は、ＳｉＮ層５をＰＺＴ層４の上で
部分的に除去した後、酸素雰囲気中で行われる。上部電
極６、第２のＴｉＮ層７が加工された後に、全面に容量
カバー膜層（絶縁膜層）８が形成される。この容量カバ
ー膜層８は、化学気相成長法で成膜する。また、容量上
にはＡｌ配線層９がが形成された後に水素雰囲気中での
熱処理工程を行う。水素雰囲気での熱処理の温度は３０
０℃以上である。
される。熱処理工程は、ＳｉＮ層５をＰＺＴ層４の上で
部分的に除去した後、酸素雰囲気中で行われる。上部電
極６、第２のＴｉＮ層７が加工された後に、全面に容量
カバー膜層（絶縁膜層）８が形成される。この容量カバ
ー膜層８は、化学気相成長法で成膜する。また、容量上
にはＡｌ配線層９がが形成された後に水素雰囲気中での
熱処理工程を行う。水素雰囲気での熱処理の温度は３０
０℃以上である。
【００３４】図４は、第１の実施の形態例における容量
を製造する各工程の断面図を示している。まず、図４を
参照して、容量を製造するためのａ〜ｉの各工程を概略
的に説明する。
を製造する各工程の断面図を示している。まず、図４を
参照して、容量を製造するためのａ〜ｉの各工程を概略
的に説明する。
【００３５】工程ａでは、下地酸化膜１上に第１のＴｉ
Ｎ層２、下部電極層３、ＰＺＴ層４を連続して成膜す
る。工程ｂでは、ＰＺＴ層４、下部電極層３、第１のＴ
ｉＮ層２を選択的にエッチングし、下部電極のパターン
を形成する。工程ｃでは、このパターンにおいてＰＺＴ
層４を選択的にエッチングし、強誘電体容量のパターン
を形成する。工程ｄでは、全面にＳｉＮを成膜した後
に、工程ｅでこれを選択的にエッチングする。この時、
特にＰＺＴ層４上ではエッチングされた部分には後で上
部電極６が形成される。
Ｎ層２、下部電極層３、ＰＺＴ層４を連続して成膜す
る。工程ｂでは、ＰＺＴ層４、下部電極層３、第１のＴ
ｉＮ層２を選択的にエッチングし、下部電極のパターン
を形成する。工程ｃでは、このパターンにおいてＰＺＴ
層４を選択的にエッチングし、強誘電体容量のパターン
を形成する。工程ｄでは、全面にＳｉＮを成膜した後
に、工程ｅでこれを選択的にエッチングする。この時、
特にＰＺＴ層４上ではエッチングされた部分には後で上
部電極６が形成される。
【００３６】次に、工程ｆでは、酸素雰囲気での熱処理
を行う。これにより、ＳｉＮ成膜時の還元反応による酸
素欠損は補償される。工程ｇでは全面に上部電極層６、
第２のＴｉＮ層７を連続して成膜し、工程ｈでこれを所
定の形状になるべく選択的にエッチングする。この構造
においては、前記のＳｉＮ層５がエッチングされている
部分では第２のＴｉＮ層７が形成されている。
を行う。これにより、ＳｉＮ成膜時の還元反応による酸
素欠損は補償される。工程ｇでは全面に上部電極層６、
第２のＴｉＮ層７を連続して成膜し、工程ｈでこれを所
定の形状になるべく選択的にエッチングする。この構造
においては、前記のＳｉＮ層５がエッチングされている
部分では第２のＴｉＮ層７が形成されている。
【００３７】次に、工程ｉでは全面に容量カバー膜層８
を成膜し、工程ｊでこれを選択的にエッチングしてコン
タクト穴を形成する。工程ｋでは再び全面にＡｌ配線層
を成膜して、工程ｉでこれを選択的にエッチングする。
を成膜し、工程ｊでこれを選択的にエッチングしてコン
タクト穴を形成する。工程ｋでは再び全面にＡｌ配線層
を成膜して、工程ｉでこれを選択的にエッチングする。
【００３８】本発明の容量は、容量形成後の水素処理に
よって劣化を生じないだけでなく、その製造工程におい
ても還元による劣化は問題とならない。
よって劣化を生じないだけでなく、その製造工程におい
ても還元による劣化は問題とならない。
【００３９】以下、この構造の容量を製造する工程ａ〜
ｉについて、特に第１の実施の形態例の構造についてそ
の工程断面図である図４を採用して詳細に説明する。
ｉについて、特に第１の実施の形態例の構造についてそ
の工程断面図である図４を採用して詳細に説明する。
【００４０】まず、工程ａにおいて、下地酸化膜（ＢＰ
ＳＧ）１上に第１のＴｉＮ層２、下部電極層（Ｐｔ）
３、ＰＺＴ層４を連続して成膜する。これらはいずれも
スパッタ法によって成膜しても良いが、ＰＺＴだけはゾ
ルゲル法によっても良い。ＴｉＮ、Ｐｔは室温で成膜し
ても充分な特性を有するが、ＰＺＴは良好な強誘電性を
得るため良好な結晶性を有する必要があり、そのために
は結晶化の温度として６００℃程度を要する。
ＳＧ）１上に第１のＴｉＮ層２、下部電極層（Ｐｔ）
３、ＰＺＴ層４を連続して成膜する。これらはいずれも
スパッタ法によって成膜しても良いが、ＰＺＴだけはゾ
ルゲル法によっても良い。ＴｉＮ、Ｐｔは室温で成膜し
ても充分な特性を有するが、ＰＺＴは良好な強誘電性を
得るため良好な結晶性を有する必要があり、そのために
は結晶化の温度として６００℃程度を要する。
【００４１】また、ＴｉＮはＣＶＤ法によって成膜して
も良い。膜厚は、ＴｉＮが１００ｎｍ、Ｐｔ、ＰＺＴが
２００ｎｍ程度である。第２の実施の形態例の構造の場
合には、第１のＴｉＮ層２の代わりにＳｉＮ層１５を５
０ｎｍ程度成膜するが、この方法としてはＣＶＤ法等、
良好な膜質が得られる方法が望ましい。
も良い。膜厚は、ＴｉＮが１００ｎｍ、Ｐｔ、ＰＺＴが
２００ｎｍ程度である。第２の実施の形態例の構造の場
合には、第１のＴｉＮ層２の代わりにＳｉＮ層１５を５
０ｎｍ程度成膜するが、この方法としてはＣＶＤ法等、
良好な膜質が得られる方法が望ましい。
【００４２】次に、工程ｂでＰＺＴ層４、下部電極層
３、第１のＴｉＮ層２を選択的にエッチングし、下部電
極３のパターンを形成する。これは、フォトレジストを
マスクとした反応性イオンエッチング（Ｒ．Ｉ．Ｅ）に
よって行われる。使用するガスとしては、塩素系のガス
で良いが、途中でガス種、組成を切り替えることによ
り、良好なエッチング形状を得ることが可能である。
３、第１のＴｉＮ層２を選択的にエッチングし、下部電
極３のパターンを形成する。これは、フォトレジストを
マスクとした反応性イオンエッチング（Ｒ．Ｉ．Ｅ）に
よって行われる。使用するガスとしては、塩素系のガス
で良いが、途中でガス種、組成を切り替えることによ
り、良好なエッチング形状を得ることが可能である。
【００４３】なお、第２の実施の形態例の場合にはＳｉ
Ｎ層１５はエッチングする必要はない。工程ｃでは、こ
のパターンにおいてＰＺＴ層４を選択的にエッチング
し、強誘電体容量のパターンを形成する。これも前記と
同様にフォトレジストマスク、Ｒ．Ｉ．Ｅを用いて行わ
れる。
Ｎ層１５はエッチングする必要はない。工程ｃでは、こ
のパターンにおいてＰＺＴ層４を選択的にエッチング
し、強誘電体容量のパターンを形成する。これも前記と
同様にフォトレジストマスク、Ｒ．Ｉ．Ｅを用いて行わ
れる。
【００４４】次に、工程ｄで全面にＳｉＮ層５を５０ｎ
ｍ程度成膜するが、この成膜方法としては例えばＳｉＨ
4 とＮＨ3 を反応ガスに用いたプラズマＣＶＤ法を用い
る。成膜時の温度は３００℃以上とすることにより、水
素に対してもバリア性のある緻密なＳｉＮ膜ができる。
ただし、この時、前記の様に、反応ガスに含まれる水素
のために、還元反応を生ずる。
ｍ程度成膜するが、この成膜方法としては例えばＳｉＨ
4 とＮＨ3 を反応ガスに用いたプラズマＣＶＤ法を用い
る。成膜時の温度は３００℃以上とすることにより、水
素に対してもバリア性のある緻密なＳｉＮ膜ができる。
ただし、この時、前記の様に、反応ガスに含まれる水素
のために、還元反応を生ずる。
【００４５】すなわち、工程ｂで成膜したＰＺＴ層４が
酸素欠損の状態になり、この状態ではその強誘電体特性
は損なわれる。次に、工程ｅでＳｉＮ層５を選択的にエ
ッチングする。これもフォトレジストマスクを用い、ガ
スとしてＣＨＦ3 或いはＣＦ4 等を用いたＲ．Ｉ．Ｅに
より実現できる。この時、ＰＺＴ層４上ではエッチング
された部分は上部電極６に対応する部分となる。下部電
極３上ではこれにコンタクトをとるべき形状にエッチン
グする。この工程でも特にＣＨＦ3 を用いた場合には反
応ガス中に水素が含まれているため、ＰＺＴ層４に対し
て還元反応が発生し、酸素欠損を生ずる。
酸素欠損の状態になり、この状態ではその強誘電体特性
は損なわれる。次に、工程ｅでＳｉＮ層５を選択的にエ
ッチングする。これもフォトレジストマスクを用い、ガ
スとしてＣＨＦ3 或いはＣＦ4 等を用いたＲ．Ｉ．Ｅに
より実現できる。この時、ＰＺＴ層４上ではエッチング
された部分は上部電極６に対応する部分となる。下部電
極３上ではこれにコンタクトをとるべき形状にエッチン
グする。この工程でも特にＣＨＦ3 を用いた場合には反
応ガス中に水素が含まれているため、ＰＺＴ層４に対し
て還元反応が発生し、酸素欠損を生ずる。
【００４６】次に、工程ｆで酸素雰囲気での熱処理を行
う。その温度をＰＺＴ層４の結晶化温度である６００℃
程度とすることにより工程ｄ、工程ｅの工程で発生した
酸素欠損を補償することができる。
う。その温度をＰＺＴ層４の結晶化温度である６００℃
程度とすることにより工程ｄ、工程ｅの工程で発生した
酸素欠損を補償することができる。
【００４７】すなわち、この処理により強誘電性が回復
する。ＳｉＮ層５は水素に対してのバリアになるのと同
様に酸素に対してもバリアとなるが、特にＰＺＴ層４上
で選択的にＳｉＮ層５はエッチングされているため、酸
素は充分にＰＺＴ層４に対して供給される。このＰＺＴ
層４上の開口が無いと酸素の供給は不十分であり、その
特性回復は得られない。
する。ＳｉＮ層５は水素に対してのバリアになるのと同
様に酸素に対してもバリアとなるが、特にＰＺＴ層４上
で選択的にＳｉＮ層５はエッチングされているため、酸
素は充分にＰＺＴ層４に対して供給される。このＰＺＴ
層４上の開口が無いと酸素の供給は不十分であり、その
特性回復は得られない。
【００４８】次に、工程ｇでは全面に上部電極（Ｐｔ）
層６、第２のＴｉＮ層７を連続して成膜する。これら
は、前記と同様に、スパッタ法により連続して成膜す
る。膜厚は前記と同様にそれぞれ、２００ｎｍ、１００
ｎｍ程度である。前記の場合はＴｉＮはＣＶＤ法でも良
かったが、今回は特に還元による劣化の生じないスパッ
タ法が望ましい。
層６、第２のＴｉＮ層７を連続して成膜する。これら
は、前記と同様に、スパッタ法により連続して成膜す
る。膜厚は前記と同様にそれぞれ、２００ｎｍ、１００
ｎｍ程度である。前記の場合はＴｉＮはＣＶＤ法でも良
かったが、今回は特に還元による劣化の生じないスパッ
タ法が望ましい。
【００４９】次に、工程ｈでこれを所定の形状になるべ
く選択的にエッチングする。これもフォトレジストマス
ク、及び塩素系ガスを用いたＲ．Ｉ．Ｅにより達成され
る。この時、このパターンは、工程ｆで開けた穴を完全
にカバーした形状とする。これにより、この構造におい
ては前記のＳｉＮ層５がエッチングされている部分では
第１のＴｉＮ層２が形成されている。
く選択的にエッチングする。これもフォトレジストマス
ク、及び塩素系ガスを用いたＲ．Ｉ．Ｅにより達成され
る。この時、このパターンは、工程ｆで開けた穴を完全
にカバーした形状とする。これにより、この構造におい
ては前記のＳｉＮ層５がエッチングされている部分では
第１のＴｉＮ層２が形成されている。
【００５０】従って、容量はどの方向から見てもＳｉＮ
或いはＴｉＮでカバーされており、水素に対して充分な
バリア性を持った構造となる。
或いはＴｉＮでカバーされており、水素に対して充分な
バリア性を持った構造となる。
【００５１】第３の実施の形態例の構造を製造する場合
には、上部電極層６、第２のＴｉＮ層７を連続して成膜
せず、初めに上部電極層６を成膜してこれを加工した
後、第２のＴｉＮ層７を成膜してこれを加工する。これ
により、第２のＴｉＮ層７を上部電極６よりも大きくと
ることが可能である。
には、上部電極層６、第２のＴｉＮ層７を連続して成膜
せず、初めに上部電極層６を成膜してこれを加工した
後、第２のＴｉＮ層７を成膜してこれを加工する。これ
により、第２のＴｉＮ層７を上部電極６よりも大きくと
ることが可能である。
【００５２】次に、工程ｉで全面に容量カバー膜（ＮＳ
Ｇ）層８を４００ｎｍ程度成膜する。本構造においては
その成膜方法としては、Ｏ3 とＴＥＯＳ（テトラエトキ
シシラン）を用いた還元性のない常圧ＣＶＤ法を初めと
して、ＳｉＨ4 等を用いた還元性のあるプラズマＣＶＤ
法等、段差被覆性の良い多数の成膜方法が使用可能であ
る。
Ｇ）層８を４００ｎｍ程度成膜する。本構造においては
その成膜方法としては、Ｏ3 とＴＥＯＳ（テトラエトキ
シシラン）を用いた還元性のない常圧ＣＶＤ法を初めと
して、ＳｉＨ4 等を用いた還元性のあるプラズマＣＶＤ
法等、段差被覆性の良い多数の成膜方法が使用可能であ
る。
【００５３】次に、工程ｊで容量カバー膜８を選択的に
エッチングしてコンタクト穴を形成する。この場合に
も、工程ｅと同様にＣＨＦ3 、ＣＦ4 を用いたＲ．Ｉ．
Ｅが用いられる。ただし、この際にはＣＨＦ3 を用いた
場合でも水素による劣化はＳｉＮとＴｉＮによるカバー
のため発生しない。
エッチングしてコンタクト穴を形成する。この場合に
も、工程ｅと同様にＣＨＦ3 、ＣＦ4 を用いたＲ．Ｉ．
Ｅが用いられる。ただし、この際にはＣＨＦ3 を用いた
場合でも水素による劣化はＳｉＮとＴｉＮによるカバー
のため発生しない。
【００５４】工程ｋでは、再び全面にＡｌ配線層９を成
膜する。これは、例えば上からＡｌ５００ｎｍ、ＴｉＮ
１００ｎｍ、Ｔｉ５００ｎｍ程度の積層構造であり、ス
パッタによって成膜する。この時、やはり還元雰囲気に
対するバリアが存在しているために、ＡｌやＴｉＮの成
膜には還元性雰囲気となるＣＶＤ法を使用することも可
能である。この場合にはスパッタ法よりも段差被覆性が
良いために、コンタクト抵抗の低減、或いはメモリデバ
イスとしての歩留まりの向上等の効果が得られる。次
に、工程ｉでこれを選択的にエッチングする。この場合
にはフォトレジストマスクを用い、Ｃｌ2 を用いたＲ．
Ｉ．Ｅが用いられる。
膜する。これは、例えば上からＡｌ５００ｎｍ、ＴｉＮ
１００ｎｍ、Ｔｉ５００ｎｍ程度の積層構造であり、ス
パッタによって成膜する。この時、やはり還元雰囲気に
対するバリアが存在しているために、ＡｌやＴｉＮの成
膜には還元性雰囲気となるＣＶＤ法を使用することも可
能である。この場合にはスパッタ法よりも段差被覆性が
良いために、コンタクト抵抗の低減、或いはメモリデバ
イスとしての歩留まりの向上等の効果が得られる。次
に、工程ｉでこれを選択的にエッチングする。この場合
にはフォトレジストマスクを用い、Ｃｌ2 を用いたＲ．
Ｉ．Ｅが用いられる。
【００５５】以上の工程により、水素、或いは還元雰囲
気に対してバリア性を持った容量が形成できる。この容
量においては、この後に水素雰囲気での３００℃以上の
熱処理を行っても容量の特性劣化を生ずることがない。
気に対してバリア性を持った容量が形成できる。この容
量においては、この後に水素雰囲気での３００℃以上の
熱処理を行っても容量の特性劣化を生ずることがない。
【００５６】従って、容量を形成した下地基板にＭＯＳ
ＦＥＴが形成されている場合、その特性を向上させるこ
とができる。特に，この容量を使用した半導体メモリの
特性、歩留まりを向上させることが可能である。
ＦＥＴが形成されている場合、その特性を向上させるこ
とができる。特に，この容量を使用した半導体メモリの
特性、歩留まりを向上させることが可能である。
【００５７】以上すべての実施の形態例において、容量
に使用される強誘電体としては、ＰＺＴを使用してい
た。しかし、他の強誘電体材料、例えばＳｒＢｉ2 Ｔａ
2 Ｏ9等、或いは高誘電率材料である（Ｂａ1-x ，Ｓｒ
x ）ＴｉＯ3 等を用いても同様の効果が得られることは
勿論である。
に使用される強誘電体としては、ＰＺＴを使用してい
た。しかし、他の強誘電体材料、例えばＳｒＢｉ2 Ｔａ
2 Ｏ9等、或いは高誘電率材料である（Ｂａ1-x ，Ｓｒ
x ）ＴｉＯ3 等を用いても同様の効果が得られることは
勿論である。
【００５８】また、上部電極層６、下部電極層３の材料
としてはここではＰｔ或いはＰｔ／Ｔｉの積層構造と仮
定していたが、良好な容量特性の得られる他の材料、例
えばＩｒ、ＩｒＯ2 、Ｒｕ、ＲｕＯ2 等を用いた場合で
も全く同様の効果が得られる。
としてはここではＰｔ或いはＰｔ／Ｔｉの積層構造と仮
定していたが、良好な容量特性の得られる他の材料、例
えばＩｒ、ＩｒＯ2 、Ｒｕ、ＲｕＯ2 等を用いた場合で
も全く同様の効果が得られる。
【００５９】
【発明の効果】以上の実施の形態例で述べた様に、本発
明の容量及びその製造方法によれば、上部電極の一部以
外の領域ではシリコン窒化膜が容量上に形成され、シリ
コン窒化膜が形成されていない部分の上には金属窒化膜
が形成されているので、水素或いは還元雰囲気に対して
バリア性のある構造の容量が得られ、その製造工程にお
いての劣化も抑えることができる。
明の容量及びその製造方法によれば、上部電極の一部以
外の領域ではシリコン窒化膜が容量上に形成され、シリ
コン窒化膜が形成されていない部分の上には金属窒化膜
が形成されているので、水素或いは還元雰囲気に対して
バリア性のある構造の容量が得られ、その製造工程にお
いての劣化も抑えることができる。
【００６０】従って、これを用いた半導体メモリの特性
向上、歩留まり向上が得られる。
向上、歩留まり向上が得られる。
【図１】本発明の容量の第１の実施の形態例を示す断面
図である。
図である。
【図２】本発明の容量の第２の一実施の形態例を示す断
面図である。
面図である。
【図３】本発明の容量の第３の一実施の形態例を示す断
面図である。
面図である。
【図４】本発明の第１の実施の形態例における容量の製
造方法を示す工程断面図である。
造方法を示す工程断面図である。
【図５】従来の強誘電体容量に印加した電圧と、その時
に得られる分極の関係をヒステリシス特性の例を示す特
性図である。
に得られる分極の関係をヒステリシス特性の例を示す特
性図である。
【図６】従来の容量の一例を示す構造断面図である。
１ 下地酸化膜（ＢＰＳＧ） ２ 第１のＴｉＮ層 ３ 下部電極（ＰｔもしくはＰｔ／Ｔｉの積層構造）
層 ４ ＰＺＴ層 ５，１５ ＳｉＮ層 ６ 上部電極（Ｐｔ）層 ７ 第２のＴｉＮ層 ８ 容量カバー膜（ＮＳＧ）層 ９ Ａｌ配線層 １７ ＴｉＮ層
層 ４ ＰＺＴ層 ５，１５ ＳｉＮ層 ６ 上部電極（Ｐｔ）層 ７ 第２のＴｉＮ層 ８ 容量カバー膜（ＮＳＧ）層 ９ Ａｌ配線層 １７ ＴｉＮ層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−183569（ＪＰ，Ａ) 特開 平７−111318（ＪＰ，Ａ) 特開 平９−97833（ＪＰ，Ａ) 特開 平11−17124（ＪＰ，Ａ) 特開 平11−121704（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/105 H01L 21/822 H01L 27/04
Claims (17)
- 【請求項１】 下地酸化膜層上に形成した第１の金属窒
化膜層と、該第１の金属窒化膜層上に形成した下部電極
層と、該下部電極層上に形成した誘電体層と、該誘電体
層上に形成した上部電極とを含む容量において、 前記上部電極の少なくとも一部を除く領域にかつ前記下
地酸化膜層上に形成したシリコン窒化膜層と、該シリコ
ン窒化膜層が除かれている前記上部電極の前記一部上に
形成した第２の金属窒化膜層とを有し、 前記第１の金属窒化膜層、前記下部電極層、前記誘電体
層、前記上部電極及び前記第２の金属窒化膜層が積層さ
れており、前記シリコン窒化膜層が前記下部電極層、前
記誘電体層及び前記上部電極に直接接して いることを特
徴とする容量。 - 【請求項２】 前記第１の金属窒素膜層はチタン窒化
膜、シリコン窒化膜のいずれかであることを特徴とする
請求項１記載の容量。 - 【請求項３】 前記第２の金属窒化膜層は前記上部電極
上に直接或いは緩衝層を介して形成されていることを特
徴とする請求項１又は２記載の容量。 - 【請求項４】 前記第１及び第２の金属窒化膜層はチタ
ン窒化膜、アルミニウム窒化膜のいずれかであることを
特徴とする請求項１乃至３記載の容量。 - 【請求項５】 前記誘電体はＰｂ（Ｚｒ1-x ，Ｔｉx ）
Ｏ3 、ＳｒＢｉ2 Ｔａ2 Ｏ9 、（Ｂａ1-x ，Ｓｒx ）Ｔ
ｉＯ3 のいずれかを含むことを特徴とする請求項１乃至
４記載の容量。 - 【請求項６】 前記上部電極及び前記下部電極はＰｔ、
Ｉｒ、ＩｒＯ2 、Ｒｕ、ＲｕＯ2 のいずれかを含むこと
を特徴とする請求項１乃至５記載の容量。 - 【請求項７】 シリコン基板上に直接或いは絶縁膜を介
して形成されていることを特徴とする請求項１乃至６記
載の容量。 - 【請求項８】 前記シリコン基板には集積回路が形成さ
れていることを特徴とする請求項７記載の容量。 - 【請求項９】 下部電極、誘電体層が順次積層され、前
記下部電極、前記誘電体層が選択的にエッチングされた
後、シリコン窒化膜が該構造の上に成膜され、前記誘電
体層上で選択的に前記シリコン窒化膜がエッチングされ
た後、４００℃以上の温度での熱処理工程を行った後、
上部電極層、金属窒化物を連続して成膜して金属窒化物
層を形成し、前記上部電極層、前記金属窒化物を選択的
にエッチングすることを特徴とする容量の製造方法。 - 【請求項１０】 基板上に下部電極、誘電体層が順次積
層され、前記下部電極、前記誘電体層が選択的にエッチ
ングされた後、シリコン窒化膜が該構造の上に成膜さ
れ、前記誘電体層上で選択的に前記シリコン窒化膜がエ
ッチングされた後、４００℃以上の温度での熱処理工程
を行った後、上部電極層を形成し、該上部電極層を選択
的にエッチングした後、金属窒化物を成膜して金属窒化
物層を形成し、前記金属窒化物を選択的にエッチングす
ることを特徴とする容量の製造方法。 - 【請求項１１】 前記下部電極を形成する前に、前記基
板上にはシリコン窒化膜或いは金属窒化物層が形成され
ていることを特徴とする請求項１０記載の容量の製造方
法。 - 【請求項１２】 前記シリコン窒化膜は化学気相成長法
で成膜することを特徴とする請求項９乃至請求項１１記
載の容量の製造方法。 - 【請求項１３】 前記熱処理工程は酸素雰囲気中で行わ
れることを特徴とする請求項９乃至１２記載の容量の製
造方法。 - 【請求項１４】 前記上部電極、前記金属窒化物層が加
工された後に、全面に絶縁膜層が形成されることを特徴
とする請求項９乃至１３記載の容量の製造方法。 - 【請求項１５】 前記絶縁膜層は化学気相成長法で成膜
することを特徴とする請求項１４記載の容量の製造方
法。 - 【請求項１６】 前記金属窒化物層が形成された後に水
素雰囲気中での熱処理工程を行うことを特徴とする請求
項９乃至１５記載の容量の製造方法。 - 【請求項１７】 前記水素雰囲気での熱処理の温度は３
００℃以上であることを特徴とする請求項１６記載の容
量の製造方法。
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