KR100308131B1 - 반도체 소자의 커패시터 제조 방법 - Google Patents

반도체 소자의 커패시터 제조 방법 Download PDF

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Abstract

본 발명은 커패시터 유전막의 열처리 공정시에 상하부 전극이나 배선막이 산화되지 않도록 하여 소자의 특성을 향상시킬 수 있도록한 반도체 소자의 커패시터 제조 방법에 관한 것으로, 소오스/드레인을 포함하는 셀 트랜지스터의 일측 소오스/드레인에 콘택되는 하부 전극 및 하부 전극 표면에 형성되는 유전막 그리고 유전막상의 상부 전극으로 이루어진 커패시터를 형성하는 공정에서, 유전막을 Pb,Zr,Ti,Ta,Ba,Sr,Ti중에 최소한 어느 하나를 포함한 산화막을 사용하여 형성하고;커패시터의 상,하부 전극을 유전막 형성시에 사용되는 금속 산화물보다 표준 깁스 자유 에너지(Standard Gibbs Free Energy)값이 큰 금속으로 형성하고;상기 유전막의 결정화를 위한 열처리 공정을 PH2O/PH2의 분압비가 10E-20 ~ 10E0인 분위기에서 진행하는 것을 포함한다.

Description

반도체 소자의 커패시터 제조 방법{Method for fabricating capacitor of semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 특히 커패시터 유전막의 열처리 공정시에 상하부 전극이나 배선막이 산화되지 않도록 하여 소자의 특성을 향상시킬 수 있도록한 반도체 소자의 커패시터 제조 방법에 관한 것이다.
반도체 소자의 집적도가 기하급수적으로 증가함에 따라 유전막으로 많이 채택되고 있는 SiO2, NO(Si3N4), Ta2O5등과 같은 유전막을 이용하여 3차원 구조로 커패시터 전극을 형성하여 커패시턴스를 증대시키는 방법은 기술적으로 한계에 도달하였다.
따라서, 최근에 새롭게 제시되고 있는 방법중에 하나가 BST(Barium Strontium Titanium Oxide), PZT(Lead Zirconium Titanium Oxide)과 같은 고유전율의 유전 물질을 유전막으로 사용하는 방법이 제시되고 있다.
고유전율의 유전 물질을 유전막으로 사용할 경우에는 공정의 단가를 낮추고 소자의 신뢰성을 높일 수 있다.
그러나 BST, PZT와 같은 고유전 박막을 Si 기판위에 직접 증착하면 계면에 실리콘 산화막이 생성되면서 전체 전하량을 급격히 저하시키기 때문에 고유전박막의 상하부 전극으로는 Pt,Ir등과 같은 내산화 특성이 우수한 박막을 이용하고 있다.
이와 같은 Pt, Ir 등과 같은 금속들은 고가일뿐만 아니라 에칭등 가공 공정이 어렵기 때문에 제품 단가를 상승시키는 요인으로 작용한다.
또한, 이와 같은 귀금속 계열의 전극들은 ILD(Inter Layer Dielectric) 공정이나 IMD(Inter Metal Dielectric)공정시에 유입되는 H2분자를 H 원자로 분해시키는 촉매(Catalytic)역할을 하기 때문에 고유전막의 열화 현상을 가속시키는 문제점이 있다.
이와 같은 고유전막을 이용한 종래 기술의 반도체 소자의 커패시터 형성에 있어서는 다음과 같은 문제가 있다.
커패시터의 상하부 전극에 의한 촉매 현상에 의해 발생하는 유전막의 열화에 의해 소자의 신뢰성이 저하된다.
이와 같은 유전막의 열화 현상은 ILD, IMD 공정뿐만 아니라 배선 공정후 배선의 비저항을 낮추고 트랜지스터 특성을 향상시키기 위한 H2포밍(Forming)공정시에도 유입되는 H2가스에 의해 유전막이 크게 열화되는 문제가 발생한다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 커패시터에서의 문제를 해결하기 위하여 안출한 것으로, 커패시터 유전막의 열처리 공정시에 상하부 전극이나 배선막이 산화되지 않도록 하여 소자의 특성을 향상시킬 수 있도록한 반도체 소자의 커패시터 제조 방법을 제공하는데 그 목적이 있다.
도 1은 O2분위기에서의 Ba,Sr,Ti,W 금속의 산화 반응도를 나타낸 그래프
도 2는 Ba,Sr,Ti 금속과 W 금속과의 상대적 산화 안정성을 비교한 그래프
도 3은 H2O/H2분위기에서의 Ba,Sr,Ti,W 금속의 산화 반응도를 나타낸 그래프
도 4는 H2O와 O2의 분압비 및 온도에 따른 Ba,Sr,Ti,W의 산화 안정성을 나타낸 그래프
도 5는 Ba,Sr, Ti, W이외의 다른 금속 물질의 산화물 형성시의 안정성을 나타낸 그래프
도 6a내지 도 6g는 본 발명에 따른 반도체 소자의 커패시터 제조 방법을 나타낸 공정 단면도
도 7a내지 도 7i는 본 발명의 다른 실시예에 따른 반도체 소자의 커패시터 제조 방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호의 설명
61. 반도체 기판 62. 층간 절연층
63a. 플러그 형성용 물질층 63b. 콘택 플러그층
64. 베리어층 65a. 하부 전극 형성용 물질층
65b. 하부 전극 66. 유전체층
67. 상부 전극층
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 커패시터 제조 방법은 소오스/드레인을 포함하는 셀 트랜지스터의 일측 소오스/드레인에 콘택되는 하부 전극 및 하부 전극 표면에 형성되는 유전막 그리고 유전막상의 상부 전극으로 이루어진 커패시터를 형성하는 공정에서, 유전막을 Pb,Zr,Ti,Ta,Ba,Sr,Ti중에 최소한 어느 하나를 포함한 산화막을 사용하여 형성하고; 커패시터의 상,하부 전극을 유전막 형성시에 사용되는 금속 산화물보다 표준 깁스 자유 에너지(Standard Gibbs Free Energy)값이 큰 금속으로 형성하고; 상기 유전막의 결정화를 위한 열처리 공정을 PH2O/PH2의 분압비가 10E-20 ~ 10E0인 분위기에서 진행하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 커패시터 형성에 관하여 상세히 설명하면 다음과 같다.
도 1은 O2분위기에서의 Ba,Sr,Ti,W 금속의 산화 반응도를 나타낸 그래프이고, 도 2는 Ba,Sr,Ti 금속과 W 금속과의 상대적 산화 안정성을 비교한 그래프이다.
본 발명에 따른 반도체 소자의 커패시터 형성 방법은 BST, PZT 등의 고유전 물질을 유전막으로 사용하는 커패시터에서 커패시터의 상하부 전극을 W 과 같이 현재 양산에 적용하고 있는 물질을 사용할 수 있도록한 것에 관한 것이다.
즉, 유전막을 저온에서 증착한후에 수증기/수소의 혼합 가스 분위기에서 결정화시켜 W은 산화시키지 않고 유전막을 선택적으로 산화 열처리하는 기술이다.
일반적으로 저온에서 증착된 BST 박막은 부분적으로 비정질 상태의 Ba-O, Sr-O, Ti-O의 결합체나 이들의 결합체로 존재한다.
도 1은 유전체층과 전극층이 O2분위기에 노출되었을때의 산화 안정성을 나타내는 깁스 자유 에너지를 나타낸 것으로, Ba, Sr, Ti, W 모두 산소 분위기에 노출되면 산화물이 쉽게 형성되는 것을 알 수 있다.
이와 같은 산화물 생성에서의 산화 안정성은 다음과 같이 나타난다.
즉, TiO2＞ SrO ＞ BaO ~ WO2순서이다.
도 2는 도 1에서의 산화 안정성을 기준으로 Ba,Sr,Ti 금속과 W 금속과의 상대적 산화 안정성을 나타낸 것으로, Ba,Sr,Ti 금속이 WO2와 접하게되면, BaO, SrO, TiO2형태로 산화되면서 WO2를 W으로 환원시키는 것을 알 수 있다.
이와 같은 도 1,2의 내용을 고려해보면, 산소 가스를 산화 공정에 이용하는 경우 W은 산화시키지 않고 Ba,Sr,Ti 산화물을 형성할 수 있는 영역이 있음을 알 수 있다.
그러나 이를 실제 공정에 적용하기에는 다음과 같은 여려움이 있다.
즉, Ba,Sr,Ti 금속의 산화와 W 산화의 깁스 자유 에너지의 차이가 크지 않으므로 프로세스 윈도우(Process window)가 작아 공정의 신뢰도가 저하됨을 알 수 있다.
이와 같은 산소 분위기가 아닌 H2O/H2분위기에서의 산화 반응도는 다음과같다.
도 3은 H2O/H2분위기에서의 Ba,Sr,Ti,W 금속의 산화 반응도를 나타낸 그래프이고, 도 4는 H2O와 O2의 분압비 및 온도에 따른 Ba,Sr,Ti,W의 산화 안정성을 나타낸 그래프이다.
먼저, 도 3에서 보면, O2분위기에서 산화 공정을 진행하는것 보다 WO2에 대한 BaO, SrO, TiO2의 안정성이 크게 증가하는 것을 알 수 있다.
이와 같이 산화 안정성이 증가한다는 것은 산소 가스 대신에 H2O/H2혼합 가스 분위기에서 산화 공정을 진행하는 것이 용이하게 W은 산화시키지 않고 BSTO를 산화물 형태로 유지할 수 있다는 것을 뜻한다.
도 4는 도 3의 결과를 이용하여 H2O와 O2분압비와 온도에 따른 각 금속의 산화 안정성을 나타낸 것이다.
H2O 분압이 높은 A 영역에서는 WOx, BaO, SrO, TiO2산화물 형태가 안정하지만, H2분압을 증가시킴에 따라 가장 쉽게 산화되는 W은 먼저 산화되고 차례로 Ti,Ba,Sr 순으로 환원됨을 알 수 있다.
도 4의 A,B,C,D,E의 각각의 영역에서 H2O와 O2분압비와 온도에 따른 Ba,Sr,Ti,W의 안정된 상은 다음과 같이 존재한다.
먼저, 영역 A에서는 WOx,BaO,SrO,TiO2의 상태로 존재하고, 영역 B에서는W,BaO,SrO,TiO2의 상태로 존재한다.
그리고 영역 C에서는 W,Ba,SrO,TiO2의 상태로 존재하고, 영역 D에서는 W,Ba,Sr,TiO2의 상태로 존재한다. 그리고 영역 E에서는 W,Ba,Sr,Ti의 상태로 존재한다.
이는 영역 B의 H2O와 O2분압비와 온도 조건에서 최적의 커패시터 형성을 할 수 있다는 것을 의미한다.
BST와 W이 아닌 다른 금속 물질의 산화 안정성은 다음과 같다.
도 5는 Ba,Sr, Ti, W이외의 다른 금속 물질의 산화물 형성시의 안정성을 나타낸 그래프이다.
도 5에서 보면 전극을 산화시키지 않고 BSTO를 산화물 형태로 유지하면서 결정화시킬 수 있는 선택적 산화 열처리가 가능한 금속으로는 Ag,Co,Cu가 있음을 알 수 있다.
Ag,Co,Cu등의 금속은 Ba,Sr,Ti 보다 산화물 형성에 따른 깁스 자유 에너지가 상대적으로 큰 금속 물질이다.
BSTO 박막은 ILD나 IMD와 같은 후속 공정시 열화되어 전기적 특성이 취약하게 되는데, 금속 배선(Metallization) 공정시에 Al 대신에 Cu를 사용하게 되면 전기전도도 및 일렉트로마이그레이션 특성 향상과 같은 일반적인 장점이외에도 선택적 산화 열처리에 의한 BSTO 열화의 회복 효과를 구현할 수 있다.
이와 같은 결과를 이용한 본 발명의 실시예에 따른 반도체 소자의 커패시터제조 공정은 다음과 같이 진행된다.
도 6a내지 도 6g는 본 발명에 따른 반도체 소자의 커패시터 제조 방법을 나타낸 공정 단면도이다.
본 발명의 반도체 소자의 커패시터 형성은 유전막을 하부 전극상에 증착한후에 산소 분압과 수증기 분압을 조절하여 하부 전극의 금속 상태가 안정하고, 유전막의 산화물 상태가 안정한 상태에서 유전막을 결정화하는 것에 관한 것이다.
먼저, 도 6a에서와 같이, 셀 트랜지스터(도면에 도시되지 않음)가 형성된 반도체 기판(61)의 전면에 층간 절연층(62)을 형성한다.
이어, 도 6b에서와 같이, 상기 층간 절연층(62)을 선택적으로 식각하여 스토리지 노드 콘택홀을 형성한다.
그리고 플러그 형성용 물질층(63a)으로 스텝 커버리지가 우수한 폴리 실리콘 박막을 상기 스토리지 노드 콘택홀을 포함하는 전면에 증착한다.
이어, 도 6c에서와 같이, 상기 플러그 형성용 물질층(63a)을 CMP 또는 에치백 공정으로 스토리지 노드 콘택홀내에만 남도록 하여 콘택 플러그층(63b)을 형성한다.
그리고 도 6d에서와 같이, 콘택 플러그층(63b)과 하부 전극 형성용 물질층과의 콘택 특성을 향상시키기 위한 베리어층(64),하부 전극 형성용 물질층(65a)을 차례로 형성한다.
상기 베리어층(64)은 TiNx, TaNx, Ti-Si-N등의 물질을 사용하여 형성하고, 하부 전극 형성용 물질층(65a)은 W를 사용하여 형성한다.
하부 전극 형성용 물질층(65a)을 후속되는 유전막 형성시에 사용되는 금속들의 산화막보다 표준 깁스 자유 에너지(Standard Gibbs Free Energy)값이 큰 금속을 사용하여 형성한다.
대표적인 것으로는 Co, Ag, Ru와 같은 금속이 있다.
이어, 도 6e에서와 같이, 상기 하부 전극 형성용 물질층(65a), 베리어층(64)을 선택적으로 패터닝하여 커패시터의 하부 전극(65b)을 형성한다.
그리고 도 6f에서와 같이, 상기 하부 전극(65b)을 포함하는 전면에 BSTO와 같은 물질로 유전체층(66)을 형성한다.
유전체층(66)은 Pb,Zr,Ti,Ta,Ba,Sr,Ti중에 최소한 어느 하나를 포함한 산화막을 사용하여 형성한다.
유전체층(66)의 증착 공정은 스텝 커버리지 및 하부 전극의 산화 방지를 위하여 저온에서 증착한다.
이어, 유전체층(66)의 결정화 공정을 진행한다.
상기 유전체층(66)의 결정화 공정은 하부 전극(65b)의 산화가 억제되고 산화막상태는 안정화되는 조건에서 진행되어야 한다.
예를들어, 저온에서 증착된 BSTO 박막은 비정질상이기 때문에 높은 유전율을 가지는 페로브스카이트(Perovskite)상을 형성시키기 위해서는 600 ~ 700℃(W을 전극으로 사용하는 경우의 최적 온도)의 후열처리 공정이 필요하다.
이와 같은 결정화 공정은 도 4에서와 같이 W은 산화시키지 않고 BSTO 산화막은 안정한 상태를 유지하는 영역 B의 조건에서 진행한다.
W을 포함하는 Co,Ag,Ru등의 금속(유전막보다 Standard Gibbs Free Energy가 큰 금속)을 상,하부 전극으로 사용하는 경우 유전막 결정화 공정을 다음과 같은 조건으로 진행한다.
즉, PH2O/PH2의 분압비가 10E-20 ~ 10E0인 분위기에서 700K ~ 1200K의 온도로 열처리를 진행한다.
이어, 도 6g에서와 같이, 상기 유전체층(66)상에 상부 전극(67)을 형성한다.
상기 상부 전극(67)은 하부 전극(65b)과 마찬가지로 W을 사용하여 형성하거나 유전막보다 표준 깁스 자유 에너지가 큰 금속을 사용하여 형성한다.
이어, 도면에 도시하지 않았지만, ILD층,Cu등의 금속을 사용한 금속 배선 형성 그리고 IMD층을 차례로 형성한다.
이와 같은 본 발명에 따른 다른 실시예의 반도체 소자의 커패시터 제조 공정에 대하여 설명하면 다음과 같다.
도 7a내지 도 7i는 본 발명의 다른 실시예에 따른 반도체 소자의 커패시터 제조 방법을 나타낸 공정 단면도이다.
예를들어, BSTO 박막을 유전체층으로 채택하여 사용하는 경우 상부 전극 증착 공정이나 IMD층,ILD층 형성 공정과 같은 산화막 증착 공정, 금속 배선 형성 공정후의 포밍(Forming)공정등에서 열화가 많이되는 경향이 있다.
이와 같은 문제를 해결하기 위하여 유전막 결정화 공정을 하부 전극 형성후가 아닌 IMD층 형성 공정후에 진행하는 방법이 있다.
이와 같은 본 발명의 다른 실시예에 따른 반도체 소자의 커패시터 제조 공정은 먼저, 도 7a에서와 같이, 셀 트랜지스터(도면에 도시되지 않음)가 형성된 반도체 기판(71)의 전면에 층간 절연층(72)을 형성한다.
이어, 도 7b에서와 같이, 상기 층간 절연층(72)을 선택적으로 식각하여 스토리지 노드 콘택홀을 형성한다.
그리고 플러그 형성용 물질층(73a)으로 스텝 커버리지가 우수한 폴리 실리콘 박막을 상기 스토리지 노드 콘택홀을 포함하는 전면에 증착한다.
이어, 도 7c에서와 같이, 상기 플러그 형성용 물질층(73a)을 CMP 또는 에치백 공정으로 스토리지 노드 콘택홀내에만 남도록 하여 콘택 플러그층(73b)을 형성한다.
그리고 도 7d에서와 같이, 콘택 플러그층(73b)과 하부 전극 형성용 물질층과의 콘택 특성을 향상시키기 위한 베리어층(74),하부 전극 형성용 물질층(75a)을 차례로 형성한다.
상기 베리어층(74)은 TiNx, TaNx, Ti-Si-N등의 물질을 사용하여 형성하고, 하부 전극 형성용 물질층(75a)은 W를 사용하여 형성한다.
하부 전극 형성용 물질층(75a)을 후속되는 유전막 형성시에 사용되는 금속들의 산화막보다 표준 깁스 자유 에너지값이 큰 금속을 사용하여 형성한다.
대표적인 것으로는 Co, Ag, Ru와 같은 금속이 있다.
이어, 도 7e에서와 같이, 상기 하부 전극 형성용 물질층(75a), 베리어층(74)을 선택적으로 패터닝하여 커패시터의 하부 전극(75b)을 형성한다.
그리고 도 7f에서와 같이, 상기 하부 전극(75b)을 포함하는 전면에 BSTO와같은 물질로 유전체층(76)을 형성한다.
유전체층(76)은 Pb,Zr,Ti,Ta,Ba,Sr,Ti중에 최소한 어느 하나를 포함한 산화막을 사용하여 형성한다.
또한, 유전체층(76)의 증착 공정은 스텝 커버리지 및 하부 전극의 산화 방지를 위하여 저온에서 증착한다.
이어, 도 7g에서와 같이, 상기 유전체층(76)상에 상부 전극(77)을 형성한다.
상기 상부 전극(77)은 하부 전극(75b)과 마찬가지로 W을 사용하여 형성하거나 유전막보다 표준 깁스 자유 에너지가 큰 금속을 사용하여 형성한다.
그리고 도 7h에서와 같이, 상기 셀 트랜지스터 및 커패시터가 형성된 전면에 ILD층(78)을 형성한다.
이어, 도 7i에서와 같이, 상기 ILD층(78)을 선택적으로 식각하여 금속 배선 콘택홀을 형성한다. 그리고 전면에 Al 또는 Cu등의 금속을 사용하여 금속 배선 콘택홀을 매립하는 금속 배선 플러그층(79a) 및 금속 배선(79b)을 형성한다.
그리고 상기 금속 배선(79b)을 포함하는 전면에 IMD층(80)을 형성한다.
이어, 상기 금속 배선(79b) 및 상부 전극(77)을 산화시키지 않는 안정화 상태에서 유전체층(76)을 결정화시킴과 동시에 금속 배선을 어닐링한다.
상기 유전체층(76)의 결정화 공정은 하부 전극(75b) 및 상부 전극(77) 그리고 금속 배선(79b)의 산화가 억제되고 유전체층의 산화 상태는 안정화되는 조건에서 진행되어야 한다.
예를들어, 저온에서 증착된 BSTO 박막은 비정질상이기 때문에 높은 유전율을가지는 페로브스카이트(Perovskite)상을 형성시키기 위해서는 600 ~ 700℃(W을 전극으로 사용하는 경우의 최적 온도)의 후열처리 공정이 필요하다.
이와 같은 결정화 공정은 도 4에서와 같이 W은 산화시키지 않고 BSTO 산화막은 안정한 상태를 유지하는 영역 B의 조건에서 진행한다.
W을 포함하는 Co,Ag,Ru등의 금속(유전막보다 Standard Gibbs Free Energy가 큰 금속)을 상,하부 전극으로 사용하는 경우 유전막 결정화 공정을 다음과 같은 조건으로 진행한다.
즉, PH2O/PH2의 분압비가 10E-20 ~ 10E0인 분위기에서 700K ~ 1200K의 온도로 열처리를 진행한다.
이와 같이 IMD층 형성후에 유전막 결정화 공정을 진행하지 않고, 공정 진행 상황에 따라 상부 전극 형성용 물질층 증착후 또는 상부 전극 패터닝후 또는 ILD층 증착후에 진행하는 것도 가능하다.
이와 같은 본 발명에 따른 반도체 소자의 커패시터 제조 방법은 유전체층의 결정화를 위한 후속 열처리 공정을 전극 및 배선 물질을 산화시키지 않고 유전체층은 안정화된 상태에서 진행하여 유전체층의 열화를 막아 소자의 신뢰성을 높이는 효과가 있다.

Claims (5)

  1. 소오스/드레인을 포함하는 셀 트랜지스터의 일측 소오스/드레인에 콘택되는 하부 전극 및 하부 전극 표면에 형성되는 유전막 그리고 유전막상의 상부 전극으로 이루어진 커패시터를 형성하는 공정에서,
    유전막을 Pb,Zr,Ti,Ta,Ba,Sr,Ti중에 최소한 어느 하나를 포함한 산화막을 사용하여 형성하고;
    커패시터의 상,하부 전극을 유전막 형성시에 사용되는 금속 산화물보다 표준 깁스 자유 에너지(Standard Gibbs Free Energy)값이 큰 금속을 사용하여 형성하고;
    상기 유전막의 결정화를 위한 열처리 공정을 PH2O/PH2의 분압비가 10E-20 ~ 10E0인 분위기에서 진행하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  2. 제 1 항에 있어서, 유전막의 결정화 공정을 상부 전극을 형성하기 전에 진행하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  3. 제 1 항에 있어서, 유전막의 결정화 공정을 상부 전극을 형성한후에 진행하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  4. 제 1 항에 있어서, 커패시터의 상,하부 전극을 W 또는 Co 또는 Ag 또는 Ru를사용하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  5. 제 1 항에 있어서, 유전막으로 BSTO를 사용하고 상,하부 전극으로 W을 사용하는 경우 유전막 결정화 공정을 600 ~ 700℃의 온도에서 진행하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
KR1019990042405A 1999-10-01 1999-10-01 반도체 소자의 커패시터 제조 방법 KR100308131B1 (ko)

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