KR100335977B1 - 반도체 장치의 제조방법 - Google Patents

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Abstract

커패시터의 제조공정에서는, 산소를 포함하지 않은 분위기 중에서의 가열처리에 의해서 TiN막으로부터 TiO2막을 형성하는 것을 가능하게 한다. 이것에 의해서, 가열처리시에 하부전극을 형성하는 폴리실리콘이 산화되는 것을 방지하게 된다. 이와 같이, 일단 실리콘 웨이퍼 상에 하부전극을 형성하면, TiN막과 RuO2막을 형성하고, 또, 이 실리콘 웨이퍼(101)를 산소를 포함하지 않은 분위기 중에서 가열처리한다. 그리고, 이것에 의해서, TiO2막을 갖는 유전체막과, Ru막을 갖는 상부전극을 얻는다.

Description

반도체 장치의 제조방법
본 발명은 반도체 장치의 커패시터를 제조하는 방법에 관한 것이다.
반도체 장치 내에 커패시터를 형성하는 종래의 방법으로서, 폴리실리콘, 금속층 혹은 산화물 전도체층의 하부전극 위에, 산화탄탈륨 또는 티타늄산 바륨 스트론튬 등의 산화막에 의해서 유전체막을 형성한 후, 루테늄, 이리듐 등의 상부전극을 형성하는 방법이 알려져 있다.
또한, 이러한 커패시터를 제조할 때는, 유전체막의 형성 후에, 소, 활성산소 혹은 오존 중에서, 가열처리를 행하는 경우가 있다. 이것은 이 유전체막을 결정화함으로써 유전율을 향상시키는 것이고, 산소결손을 보상함으로써 누설전류를 감소시키는 것이다.(예컨대 일본국 특개평 제 82915/97호 공보참조).
도 16은 종래의 반도체 장치의 구조예를 나타내는 단면도이다.
도 16에 도시한 바와 같이, 실리콘 웨이퍼(1601)의 표면에는, 소자분리용 산화실리콘막(1602)과, MOS 트랜지스터 등의 일부를 형성하는 확산층(1603)이 형성된 후, 층간절연막(1604)이 형성된다. 다음에, 이 층간절연막(1604) 내에 콘택홀(1605)을 형성한 후, 하부전극(1606)이 폴리실리콘 등으로 층간배선부(1606a) 및 도전층(1606b)의 형상으로 형성된다. 다음에, 전체면에 산화탄탈륨막 등의 유전체막(1607)을 형성한 후, 커패시터를 상술한 바와 같이, 산소, 활성산소 혹은 오존 중에서 가열처리한다. 최종적으로, 유전체막(1607)의 전체면을 덮는 루테늄막 혹은 이리듐막 등의 상부전극(1608)을 형성하여, 커패시터를 완성한다.
그러나, 도 16에 나타낸 것과 같은 종래의 커패시터에는, 아래와 같은 결점이 있다.
상술한 바와 같이, 종래는 유전체막(1607)의 형성후에, 커패시터가 산소 등의 분위기에서 가열처리를 행했었다. 그 결과, 막(1606a, 1606b)과의 경계면 근방에 산화실리콘층(1606c)이 형성되는 경우가 종종 발생한다. 이 경우에는, 상술의 커패시터에 덧붙여, 절연층(1606c)과 함께 도전막(1606a, 1606b)으로 이루어지는 또 다른 커패시터도 형성되어, 반도체 장치 내에 직렬 접속된 2개의 커패시터가 존재한다. 그 결과, 이러한 반도체 장치에 형성된 커패시터의 전체 유전율은 계획된 레벨이하로 된다.
또한, 상술의 가열처리에 있어서는, 도전층(1606b)이 산화하여, 표면의 요철이 증가하고, 완성된 후의 누설전류가 증가하게 되는 경우가 종종 발생한다.
이것과는 반대로, 가열처리시에 유전체막(1607) 중의 산소가 방출되어, 산소결손이 발생하고, 이것에 의해서 누설전류가 증가하게 된다.
상술의 도전층(1606b)을 금속 또는 산화물 전도체층과 같은 다른 재료로 형성하면, 이 막(1606b, 1606c) 사이에 배리어층(미도시)을 형성하는 경우가 발생할 수도 있다. 이러한 경우에, 상술한 바와 같이 가열처리를 행하면, 이 배리어층이 유전체층 내부에서 산화하여, 이 층(1606b, 1606a) 사이에 커패시터가 형성될 위험이 있다. 그 결과, 다시 커패시터의 전체 유전율이 계획된 레벨이하로 떨어진다.
이러한 결점은 반도체 장치의 수율을 저하시켜 제조비용을 상승시키는 원인이 된다.
본 발명의 목적은 가열처리시에 발생되는 수율의 저하를 방지할 수 있는 반도체 장치의 제조방법을 제공하는 데에 있다.
본 발명에 따른 반도체 장치의 제조방법은 산화 유전체막을 형성하기 위해 피산화 물질을 함유하는 산화 유전체막을 형성할 때 사용되는 적어도 제 1 막과, 상기 제 1 막에 산소를 공급할 때 사용되는 제 2 막을 갖는 적층구조를 형성하는 공정과, 상기 적층구조를 산소를 포함하지 않은 분위기 중에서 가열처리함으로써, 상기 제 2 막으로부터 상기 제 1 막으로 산소를 공급하는 공정을 구비한 것을 특징으로 한다.
이러한 발명에 의하면, 산소를 포함하지 않은 분위기 중에서의 가열처리에 의해서, 산화 유전체막을 형성할 때 사용되는 막을 산화할 수 있다.
본 발명의 다른 목적 및 이점은 이하의 도면을 참조하면서 설명할 것이다.
도 1a, 도 1b 및 도 1c는 제 1 실시예에 관한 반도체 장치의 제조방법을 설명하기 위한 단면공정도,
도 2는 제 1 실시예에 관한 커패시터의 조성을 분석한 X-선 회절패턴을 도시한 도면,
도 3a, 도 3b 및 도 3c는 제 2 실시예에 관한 반도체 장치의 제조방법을 설명하기 위한 단면공정도,
도 4는 제 2 실시예에 있어서 Ru막을 형성할 때의 가스압과, 반도체 장치를 형성한 후의 Ru막의 인가응력과의 관계를 나타내는 그래프,
도 5a 및 도 5b는 제 2 실시예에 관한 커패시터의 조성을 분석한 X-선 회절패턴을 도시한 도면이고, 도 5a는 인장응력이 인가되도록 Ru막을 형성한 경우를 나타내며, 도 5b는 압축응력이 인가되도록 Ru막을 형성한 경우를 나타내는 도면,
도 6a, 도 6b 및 도 6c는 제 3 실시예에 관한 반도체 장치의 제조방법을 설명하기 위한 단면공정도,
도 7a, 도 7b 및 도 7c는 제 4 실시예에 관한 반도체 장치의 제조방법을 설명하기 위한 단면공정도,
도 8a, 도 8b 및 도 8c는 제 5 실시예에 관한 반도체 장치의 제조방법을 설명하기 위한 단면공정도,
도 9a, 도 9b 및 도 9c는 제 6 실시예에 관한 반도체 장치의 제조방법을 설명하기 위한 단면공정도,
도 10a, 도 10b 및 도 10c는 제 7 실시예에 관한 반도체 장치의 제조방법을 설명하기 위한 단면공정도,
도 11a, 도 11b 및 도 11c는 제 8 실시예에 관한 반도체 장치의 제조방법을 설명하기 위한 단면공정도,
도 12a, 도 12b 및 도 12c는 제 9 실시예에 관한 반도체 장치의 제조방법을 설명하기 위한 단면공정도,
도 13a, 도 13b 및 도 13c는 제 10 실시예에 관한 반도체 장치의 제조방법을 설명하기 위한 단면공정도,
도 14a, 도 14b 및 도 14c는 제 11 실시예에 관한 반도체 장치의 제조방법을 설명하기 위한 단면공정도,
도 15a, 도 15b 및 도 15c는 제 12 실시예에 관한 반도체 장치의 제조방법을 설명하기 위한 단면공정도,
도 16은 종래의 반도체 장치의 구조예를 나타내는 단면도.
<도면의 주요부분에 대한 부호의 설명>
101 : 실리콘 웨이퍼 102 : SiO2막
103 : 확산층 104 : 층간절연막
105 : 콘택홀 106 : 하부전극
106a : 층간배선막 106b : 도전층
107 : TiN막 108 : RuO2막
109 : TiO2막 110 : Ru막
이하, 본 발명의 실시예에 관해서, 도면을 참조하면서 설명한다. 또, 도면중에서, 각 구성성분의 크기, 형상 및 배치관계는 본 발명을 이해할 수 있는 정도로 개략적으로 나타낸 것에 지나지 않고, 또한, 이하에 설명하는 수치적 조건은 단순한 예시에 지나지 않는다는 것을 이해해야 한다.
제 1 실시예
우선, 본 발명의 제 1 실시예에 관한 반도체 장치의 제조방법에 관해서, 도 1 및 도 2를 참조하면서 설명한다.
도 1은 제 1 실시예에 관한 반도체 장치의 제조방법을 설명하기 위한 단면공정도이다.
(1) 우선, 실리콘 웨이퍼(101)의 표면에, 소자분리 SiO2막(102)과, MOS 트랜지스터 등의 일부를 구성하는 확산층(103)을 형성한다.
(2) 다음에, 실리콘 웨이퍼(101)의 전체면에, CVD(Chemical Vapour Disposition)법 등에 의해, 예컨대 두께 700∼1000nm의 층간절연막(104)을 형성한다.
(3) 다음에, 이 층간절연막(104) 내에, 포토리소그래피 기술 등을 사용하여 콘택홀(105)을 형성한다.
(4) 다음 공정은 스퍼터링법을 사용하여, 전체면에 예컨대 두께 20∼100nm로 폴리실리콘을 퇴적하는 공정을 포함한다. 포토리소그래피 기술 등을 사용하여 패터닝함으로써, 층간배선막(106a)과 도전층(106b)을 갖는 하부전극(106)을 형성한다.(도 1a 참조).
(5) 그 후, 스퍼터링법 또는 CVD법 등을 사용하여, 전체면에 예컨대 두께 10∼100nm로 산화 유전체막을 형성할 때 사용하는 TiN막(107)을 형성한다.
(6) 다음에, 산소를 공급할 때 사용하는 이 TiN막(107)의 전체면에, 스퍼터링법 또는 CVD법 등을 다시 사용하여, 예컨대 두께 50∼200nm로 RuO2막(108)을 형성한다(도 1b 참조).
(7) 최종적으로, 산소를 포함하지 않은 분위기 중(예컨대 N2, He, Ar, Xe등의 분위기)에서, 급속가열법(RTA)등을 사용하여, 예컨대 600℃에서 3분간 가열처리를 행한다. 이에 따라, RuO2막(108) 내의 산소를 TiN막(107)에 공급하여, 산화 유전체막으로서의 TiO2막(109)을 얻을 수 있다 (도 1c 참조). 이 때, RuO2막(108)은 산소를 빼앗겨 Ru막(110)으로 되고, 또한, 완성된 후의 커패시터에 있어서는 상부전극으로서 사용된다.
도 2는 제 1 실시예에 관한 커패시터의 조성을 분석한 X-선 분석패턴을 나타낸다. 도 2에 있어서, 세로축은 반사강도(규격값)를 나타내고, 횡축은 브래그각 2θ를 나타낸다.
도 2에 부호 a로 나타낸 바와 같이, 상술의 가열처리(공정 7)를 행하기 전에, TiN 및 RuO2의 회절피크가 검출되었다. 이것에 대하여, 가열처리후에, 부호 b로 나타낸 바와 같이, TiO2및 Ru의 회절피크가 검출되었다. 상술의 가열처리에 의해서, TiN막(107)은 TiO2막(109)으로, RuO2막(108)은 Ru막(110)으로, 각각 변화된 것을 확인할 수 있었다.
이와 같이, 이 실시예에 관한 반도체 장치의 제조방법에 의하면, 산소를 포함하지 않은 분위기 중에서의 가열처리에 의해서, TiO2막(109)을 용이하게 형성할 수 있다. 따라서, 하부전극(106)을 형성하는 폴리실리콘의 산화를 억제할 수 있다.
그 결과, 본 실시예에 의하면, 층간배선막(106a)과 도전층(106b)과의 경계면 근방에 SiO2막을 형성함으로써 유전율의 저하를 방지할 수 있고, 또한 도전층(106b)의 산화로 인해 표면의 요철에 의해 발생된 누설전류의 증가를 방지할 수 있다. 그 결과, 반도체 장치의 수율이 증가한다.
또한, 도전층(106b)에 Ti보다는 TiN을 퇴적하였기 때문에, 티타늄 실리사이드가 형성되는 것을 방지할 수 있고, 또 수율의 향상을 도모할 수 있다.
또, 본 실시예에서는 산화 유전체막을 형성할 때 사용하는 막이 TiN막(107)이라는 것을 예로 들어 설명하였지만, TaN, ZrN, HfN과 같은 다른 질화막을 사용할 수도 있다.
같은 방법으로, 산소를 공급할 때 사용하는 막으로서 RuO2막(108)을 사용하였지만, 산소를 공급할 때 사용하는 이 막은 산화 유전체막을 형성하는 물질보다도 열적으로 불안정한 산화물 전도체이고, 또 IrO2막 또는, RuO2와 IrO2의 혼합물로 이루어진 막을 사용할 수도 있다.
산소를 공급하기 위해서는, RuO2막(108)대신에, RuOX막(0 < X < 2)과 같이, 산소농도가 서로 다른 막을 사용할 수 있다. 이와 같이, 산소를 공급할 때 사용하는 막의 산소농도를 변경함으로써, 산화 유전체막을 형성할 때 사용하는 막에 공급되는 산소량을 제어할 수 있어, 산소의 과잉공급을 방지할 수 있다.
제 2 실시예
다음에, 본 발명의 제 2 실시예에 관한 반도체 장치의 제조방법에 관해서, 도 3∼도 5를 사용하여 설명한다.
도 3은 제 2 실시예에 관한 반도체 장치의 제조방법을 설명하기 위한 단면공정도이다.
(1) 우선, 제 1 실시예와 같이, 실리콘 웨이퍼(301)의 표면에, 소자분리막으로서의 SiO2막(302) 및 확산층(303)을 형성한다. 다음에, 실리콘 웨이퍼(301)의 전체면에 CVD법 등으로 예컨대 두께 700∼1000nm로 층간절연막(304)을 형성한다. 그리고, 이 층간절연막(304)에, 포토리소그래피 기술 등을 사용하여, 콘택홀(305)을 형성한다.
(2) 다음 공정은 스퍼터링법을 사용하여, 전체면에 예컨대 두께 20∼100nm로 폴리실리콘을 퇴적하는 공정을 포함한다. 포토리소그래피 기술 등을 사용하여 패터닝함으로써, 층간배선막(306a)과 도전층(306b)을 갖는 하부전극(306)을 형성한다(도 3a 참조).
(3) 그 후, 스퍼터링법 또는 CVD법 등을 사용하여, 전체면에 예컨대 두께 10∼100nm으로 산화 유전체막을 형성할 때 사용하는 TiN막(307)을 형성한다.
(4) 다음에, 스퍼터링법 또는 CVD법 등을 사용하여, TiN막(307)의 전체면에, 예컨대 두께 10nm로 Ru막(308)을, 금속막으로서 형성한다.
여기서, 이 Ru막(308)은 인장응력이 그 위에 인가되도록 형성되는 것이 바람직하다. 이것은 후의 단계(공정 7)에서 가열처리를 행할 때에, 산소의 투과성을 충분히 확보하기 위한 것이다.
도 4는 제 2 실시예에 관한 반도체 장치에서 Ru막(308)을 형성할 때의 가스압과, 형성후의 Ru막의 인가응력과의 관계를 나타내는 그래프이다. 도 4에 있어서, 종축은 인가응력(dyne/cm2)을 나타내고, 횡축은 가스압(mTorr)을 나타낸다.
이 그래프로부터 알 수 있듯이, Ru막(308)에 인장응력을 인가하기 위해서는, 예컨대 6.5 mTorr이상의 가스압을 필요로 한다.
(5) 이 다음에, 이 Ru막(308)의 전체면에, 스퍼터링법 또는 CVD법 등을 사용하여, 예컨대 두께 50∼200nm로 RuO2막(309)을, 산소를 공급할 때 사용하는 막으로서 형성한다(도 3b 참조).
(6) 최종적으로, 산소를 포함하지 않은 분위기 중(예컨대 N2, He, Ar, Xe 등의 분위기)에서, 급속가열법(RTA)등을 사용하여, 600℃의 가열처리를 예컨대 3분간 행한다. 이에 따라, RuO2막(309) 내의 산소를 Ru막(308)으로 활성화하여 TiN막(307)에 공급하여, 산화 유전체막으로서의 TiO2막(310)을 얻을 수 있다(도 3c참조). 이때, RuO2막(309)은 산소를 빼앗겨 Ru막(311)으로 되고, 또 이 Ru막(311)은 상술의 Ru막(308)과 함께 완성된 후의 커패시터의 상부전극으로서 사용된다.
도 5a 및 도 5b는 제 2 실시예에 관한 커패시터의 조성을 분석한 X선 분석패턴을 도시한 도면이고, 도 5a는 인장응력이 인가되도록 Ru막(308)을 형성한 경우를 나타내며, 도 5b는 압축응력이 인가되도록 Ru막(308)을 형성한 경우를 나타낸다. 또한, 도 5에 있어서, 종축은 반사강도(규격값)를 나타내고, 횡축은 브래그각 2θ을 나타낸다.
도 5a에 도시한 바와 같이, 인장응력이 인가되도록 Ru막(308)을 형성한 경우에, TiN막(307)은 완전히 TiO2막(310)으로 변한다. 한편, 압축응력이 인가되도록 Ru막(308)을 형성한 경우에는, 어떠한 TiN막(307)의 산화도 없다.
이 실시예에서는, TiN막(307)과 RuO2막(309)과의 사이에 금속막으로서 Ru막(308)을 형성하기 때문에, 이러한 Ru의 촉매성에 의해서, 활성화된 산소를 TiN막(307)에 공급할 수 있다. 따라서, 제 1 실시예의 경우와 같은 정도의 가열처리시간(공정 6)으로, 고품질의 TiO2막(310)(즉, 티타늄과 산소와의 좋은 결합력을 갖는 안정한 막)을 형성할 수 있다. 이것은 유전율의 향상 및 누설전류의 저하를 도모하는 데에 유효하다. 한편, 본 발명에 따르면, TiO2막(310)의 품질이 제 1 실시예에 의해 제공된 것보다 좋을 필요가 없는 경우에는, 가열처리시간을 단축할 수 있다.
또한, 산소를 포함하지 않은 분위기 중에서의 가열처리에 의해서 하부전극(306)의 산화를 억제할 수 있는 점과, 도전층(306b) 상에 티타늄 실리사이드를 형성하는 것을 방지할 수 있는 점은 제 1 실시예와 마찬가지다.
또, 여기서는, 금속막으로서 Ru막(308)을 사용하였지만, Ir 또는 Pt가 산소에 대한 촉매작용을 갖으면 Ir 또는 Pt와 같은 다른 재료를 사용해도 된다.
또한, 본 실시예는 산화 유전체막을 형성할 때 사용하는 막으로서 예컨대 TaN, ZrN, HfN 등의 다른 질화막을 사용할 수도 있다는 점에서, 제 1 실시예와 동일하다.
또, 산소공급용 막이 산화 유전체막의 형성물질보다도 열적으로 불안정한 산화물 전도체이기 때문에, IrO2막, 또는 RuO2와 IrO2와의 혼합물로 구성된 것을 사용할 수도 있다는 점에서, 제 1 실시예와 동일하다. 또한, 산소농도가 다른 막을 사용할 수 있다.
제 3 실시예
다음에, 본 발명의 제 3 실시예에 관한 반도체 장치의 제조방법에 관해서, 도 6을 사용하여 설명한다.
도 6은 제 3 실시예에 관한 반도체 장치의 제조방법을 설명하기 위한 단면공정도이다.
(1) 우선, 상기 실시예와 같이, 실리콘 웨이퍼(601)의 표면에, 소자분리막으로서의 SiO2막(602) 및 확산층(603)을 형성한다. 다음에, 실리콘 웨이퍼(601)의 전체면에 CVD법 등으로 예컨대 두께 700∼1000nm으로 층간절연막(604)을 형성한다. 그리고, 이 층간절연막(604)에 포토리소그래피 기술 등을 사용하여, 콘택홀(605)을 형성한다.
(2) 다음 공정은 예컨대, 스퍼터링법을 사용하여, 전체면에 폴리실리콘을 퇴적한 후에 에치백을 행하는 것에 의해, 층간배선막(606)을 형성하는 공정을 포함한다(도 6a참조).
(3) 그리고, 스퍼터링법 또는 CVD법 등을 사용하여, Ti, Ru 및 RuO2막을 순차 형성하여, 포토리소그래피 기술 등을 사용하여 패터닝함으로써, Ti 배리어층(607), Ru 금속막(608) 및 산소공급용 RuO2막(609)을 형성하게 된다. 이들 3개의 막(607-609)의 전체 두께는 예컨대 50∼150nm일 수도 있고, RuO2막(609)의 두께는 예컨대 20∼100nm일 수도 있다.
여기서, Ru막(608)은 압축응력이 인가되도록 형성되는 것이 바람직하다. 이것은 후의 단계(공정 7참조)에서 가열처리를 행할 때에, Ti막(607) 및 층간배선막(606)이 산화되지 않도록 하기 위한 것이다.
또, 이것들의 각 막(607∼609)과 층간배선막(606)은 하부전극(610)을 구성한다.
(4) 계속해서, 스퍼터링법 또는 CVD법 등을 사용하여, 전체면에 예컨대 두께 10∼100nm로 TiN막(611)을, 산화절연체막을 형성할 때 사용하는 막으로서 형성한다.
(5) 다음에, 이 TiN막(611)의 전체면에, 스퍼터링법 또는 CVD법 등을 사용하여, 예컨대 두께 50∼200nm로 Ru막(612)을, 상부전극으로서 형성한다(도 6b참조).
(6) 최종적으로, 산소를 포함하지 않은 분위기 중(예컨대 N2, He, Ar, Xe 등의 분위기)에서, 급속가열법(RTA)등을 사용하여, 600℃의 가열처리를 예컨대 3분간 행한다. 이에 따라, RuO2막(609) 내의 산소를 TiN막(611)에 공급하여, 산화 유전체막으로서의 TiO2막(613)을 얻을 수 있다(도 6c참조). 이 때, RuO2막(609)은 산소를 빼앗겨 Ru막(614)으로 된다.
이 실시예에서는, Ru막(608)을, 압축응력이 그 위에 인가되도록 형성한다. 이 때문에, 도 4에 나타낸 바와 같이, 이 Ru막(608)은 어떤 산소도 거의 투과시키지 않는다. 따라서, 이 가열처리공정에서, RuO2막(609) 내의 산소가 그 아래의 막(606, 607)등에 달하는 것을 방지할 수 있기 때문에, 이들 막(606, 607)등의 산화를 억제할 수 있다.
이와 같이, 이 실시예에 있어서는, 하부전극(610) 내에 산소를 공급할 때 사용하는 RuO2막(609)과 Ru 금속막(608)을 설치하였기 때문에, 층간배선막을 형성하는 폴리실리콘의 산화를, 상기의 실시예보다도 더 확실히 방지할 수 있다.
또한, 상부전극을 처음부터 Ru으로 형성하기 때문에, 상술의 각 실시예의 경우보다도 더 용이하게 다음의 공정에서의 금속배선 등이 이루어질 수 있다.
또, 본 실시예는 산소를 포함하지 않은 분위기 중에서의 가열처리에 의해서 하부전극(610)의 산화 및 티타늄 실리사이드의 형성을 방지할 수 있다는 점에서 상기 실시예와 동일하다.
또, 본 실시예에서는 상부전극으로서의 Ru막(612)을 형성하는 공정(공정 5)후에 가열처리공정(공정 6)을 행했지만, 이들 공정을 반대의 순서로 행해도 좋다.
게다가, 배리어층으로서 Ti막(607)을 사용하였지만, TiN 또는 Ti/TiN막을 사용할 수도 있다.
또한, 금속막으로서 Ru막(608)을 사용하였지만, Ir 또는 Pt이 산소에 대한 촉매작용을 갖으면, 예컨대 Ir 또는 Pt과 같은 다른 재료를 사용해도 좋다.
또, 본 실시예는 산화 유전체막을 형성할 때 사용하는 막으로서 예컨대 TaN, ZrN, HfN등의 다른 질화막을 사용할 수도 있다는 점에서, 상기 실시예와 동일하다.
또한, 산소를 공급할 때 사용하는 막이, 산화 유전체막을 형성하는 물질보다도 열적으로 불안정한 산화물전도체이기 때문에, IrO2막, 또는 RuO2와 IrO2의 혼합물로 구성된 것을 이용할 수도 있다는 점에서 상기 실시예와 동일하다. 또한 산소농도가 다른 막을 다시 사용할 수 있다.
제 4 실시예
다음에, 본 발명의 제 4 실시예에 관한 반도체 장치의 제조방법에 관해서, 도 7을 참조하면서 설명한다.
도 7은 이 제 4 실시예에 관한 반도체 장치의 제조방법을 설명하기 위한 단면공정도이다.
(1) 우선, 상기 실시예와 같이, 실리콘 웨이퍼(701)의 표면에, 소자분리막으로서의 SiO2막(702) 및 확산층(703)을 형성한다. 다음에, 실리콘 웨이퍼(701)의 전체면에 CVD법 등으로 예컨대 두께 700∼1000nm의 층간절연막(704)을 형성한다. 그리고, 이 층간절연막(704)에, 포토리소그래피 기술 등을 사용하여, 콘택홀(705)을 형성한다.
(2) 다음 공정은 예컨대 스퍼터링법을 사용하여, 전체면에 폴리실리콘을 퇴적한 후에 에치백을 행함으로서, 층간배선막(706)을 형성하는 공정을 포함한다(도 7a 참조).
(3) 그리고, 스퍼터링법 또는 CVD법 등을 사용하여 제 3 실시예와 같이 Ti층, Ru층 및 RuO2층을 순차 형성하고, 두께도 동일하게 한다. 다음에, 예컨대 두께 10nm로 Ru층을 퇴적한다. 이것들의 막을 포토리소그래피 기술 등을 사용하여 패터닝함으로써, Ti 배리어층(707), Ru 금속박막(708), 산소공급용 RuO2막(709) 및 Ru막(710)을 형성하게 된다.
여기서, Ru막(708)은 제 3 실시예와 같이 압축응력이 인가되도록 형성되는 것이 바람직하다. 한편, Ru막(710)은 인장응력이 그 위에 인가되도록 형성되는 것이 바람직하다.
또, 이것들의 각 막(707∼710)과 층간배선막(706)에 의해 하부전극(711)이 구성된다.
(4) 계속해서, 스퍼터링법 또는 CVD법 등을 사용하여, 전체면에 예컨데 두께 10∼100nm의 TiN막(712)을 산화절연체막을 형성할 때 사용하는 막으로서 형성한다.
(5) 다음에, 한 번 더 스퍼터링법 또는 CVD법 등을 사용하여, 예컨대 두께 50∼200nm의 Ru막(713)을, 상부전극으로서 형성한다(도 7b 참조).
(6) 최종적으로, 산소를 포함하지 않은 분위기 중(예컨대 N2, He, Ar, Xe등의 분위기 중)에서, 급속가열법(RTA)등을 사용하여, 600℃의 가열처리를 예컨대 3분간 행한다. 이에 따라, RuO2막(709) 내의 산소를 TiN막(712)에 공급하여, 산화 유전체막으로서의 TiO2막(714)을 얻을 수 있다(도 7c 참조). 이때, RuO2막(709)은 산소를 빼앗겨 Ru막(715)으로 된다.
이 실시예에서는, 상술한 바와 같이, Ru막(708)을, 압축응력이 그 위에 인가되도록 형성하고 있다. 이 때문에, 도 4에 설명한 바와 같이, 이 Ru막(708)은 산소를 거의 투과시키지 않는다. 따라서, 이 가열처리공정에서, RuO2막(709) 내의 산소가 그 아래의 막(706, 707)등에 달하는 것을 방지할 수 있기 때문에, 이들 막(706, 707)등의 산화를 억제할 수 있다.
한편, 본 실시예에 있어서, Ru막(710)은 인장응력이 그 위에 인가되도록 형성되어 있다. 이 때문에, 제 2 실시예와 같이, 이러한 Ru의 촉매성에 의해서 활성화된 산소를 TiN막(712)에 공급할 수 있다.
또한, Ru막(710)에 의해서 활성화된 산소로 TiN막(712)을 산화하기 때문에, 제 2 실시예와 같이 커패시터의 유전율의 향상 또는 누설전류의 저하를 도모할 수 있고, 혹은, 가열처리시간을 단축할 수 있다.
또한, 상부전극을 처음부터 Ru로 형성한다는 사실 때문에, 상술의 실시예의 경우보다도 다음의 공정에서의 금속배선 등을 더 용이하게 행할 수 있다.
본 발명은 산소를 포함하지 않은 분위기 중에서의 가열처리에 의해서 하부전극(711)의 산화 및 티타늄 실리사이드의 형성을 방지할 수 있는 점에서 상술의 각 실시예의 경우와 동일하다
또, 배리어층으로서 TiN막 또는 Ti/TiN막을 사용할 수 있고, 금속막으로서 Ir 또는 Pt를 사용해도 좋고, 산화 유전체막을 형성할 때 사용하는 막으로서 TaN, ZrN, HfN와 같은 다른 질화물을 사용할 수 있다는 점에서 상기의 실시예와 동일하다. 또, IrO2막, 또는 RuO2와 IrO2의 혼합물로 구성된 것을 사용할 수도 있고, 또한 산소농도가 다른 막을 사용할 수 있다.
제 5 실시예
다음에, 본 발명의 제 5 실시예에 관한 반도체 장치의 제조방법에 관해서, 도 8을 참조하면서 설명한다.
도 8은 제 5 실시예에 관한 반도체 장치의 제조방법을 설명하기 위한 단면공정도이다.
(1) 우선, 상기 실시예와 같이, 실리콘 웨이퍼(801)의 표면에, 소자분리막으로서의 SiO2막(802) 및 확산층(803)을 형성한다. 다음에, 실리콘 웨이퍼(801)의 전체면에 CVD법 등으로 예컨대 두께 700∼1000nm의 층간절연막(804)을 형성한다. 그리고, 이 층간절연막(804)에, 포토리소그래피 기술 등을 사용하여, 콘택홀(805)을 형성한다.
(2) 다음 공정은 예컨대 스퍼터링법을 사용하여, 전체면에 폴리실리콘을 퇴적한 후에 에치백을 행함으로써, 층간배선막(806)을 형성하는 공정을 포함한다(도 8a 참조).
(3) 그리고, 스퍼터링법 또는 CVD법 등을 사용하여 제 3 실시예와 같이, Ti층, Ru층 및 RuO2층을 순차 형성하고, 여기서 두께도 동일하게 한다. 이것들의 막을 포토리소그래피 기술 등을 사용하여 패터닝함으로써, Ti 배리어층(807), Ru 금속막(808), 및 산소공급용 RuO2막(809)을 형성하게 된다.
여기서, Ru막(808)은 제 3 실시예와 같이 압축응력이 그 위에 인가되도록 형성되는 것이 바람직하다.
또, 이것들의 각 막(807∼809)과 층간배선막(806)에 의해 하부전극(810)이 구성된다.
(4) 계속해서, 스퍼터링법 또는 CVD법 등을 사용하여, 전체면에 예컨대 두께 10∼100nm의 TiN막(811)을 산화절연체막을 형성할 때 사용하는 막으로서 형성한다.
(5) 이 TiN막(811)의 전체면에, 스퍼터링법 또는 CVD법 등을 사용하여, 예컨대 두께 50∼200nm로 RuO2막(812)을, 산소를 공급할 때 사용하는 막으로서 형성한다.
(6) 다음에, 스퍼터링법 또는 CVD법 등을 사용하여, 이 RuO2막(812)의 전체면에, 예컨대 두께 10-100nm로 Ru 금속막(813)을 형성한다(도 8b 참조).
또, 이 Ru막(813)도, 압축응력이 그 위에 인가되도록 형성하는 것이 바람직하다.
(7) 최종적으로, 산소를 포함하지 않은 분위기 중(예컨대 N2, He, Ar, Xe등의 분위기)에서, 급속가열법(RTA)등을 사용하여, 600℃의 가열처리를 예컨대 3분간 행한다. 이에 따라, RuO2막(809, 812) 내의 산소를 TiN막(811)에 공급하여, 산화 유전체막으로서의 TiO2막(814)을 얻을 수 있다(도 8c 참조). 이 때, RuO2막(809, 812)은 산소를 빼앗겨 Ru막(815, 816)으로 된다.
이 실시예에서는, 상술한 바와 같이, Ru막(808)은 압축응력이 그 위에 인가되도록 형성되어 있다. 이 때문에, 도 4에 설명한 바와 같이, 이 Ru막(808)은 산소를 거의 투과시키지 않고서, Ti막(807) 및 층간배선막(806)의 산화를 억제할 수 있다.
비슷하게, Ru막(813)도, 압축응력이 그 위에 인가되도록 형성되어 있다. 이에 따라, RuO2막(809)으로부터 소자외부(도 8b의 상부 방향)로 발산되는 산소량을 감소시킬 수 있고, TiN막(811)의 산화에 기여하는 산소량을 증가시킬 수 있기 때문에, 산화의 효율이 향상한다.
또한, 상부전극을 처음부터 Ru로 형성한다는 사실 때문에, 상술의 각 실시예의 경우보다도, 다음의 공정에서의 금속배선 등을 보다 용이하게 행할 수 있다.
또한, 본 발명은 산소를 포함하지 않은 분위기 중에서의 가열처리에 의해서 하부전극(810)의 산화 및 티타늄 실리사이드의 형성을 방지할 수 있다는 점에서, 상술의 각 실시예와 마찬가지다.
또, 배리어층으로서 TiN막 또는 Ti/TiN막을 사용할 수 있고, 금속막으로서 Ir 또는 Pt를 사용해도 좋으며, 산화 유전체막을 형성할 때 사용하는 막으로서 TaN, ZrN, HfN과 같은 다른 질화물을 사용할 수 있다는 점에서 상기 실시예와 동일하다. 또, IrO2막 또는 RuO2와 IrO2의 혼합물로 구성된 것을 사용할 수도 있고, 또한 산소농도가 다른 막을 사용할 수도 있다.
제 6 실시예
다음에, 본 발명의 제 6 실시예에 관한 반도체 장치의 제조방법에 관해서, 도 9를 사용하여 설명한다.
도 9는 제 6 실시예에 관한 반도체 장치의 제조방법을 설명하기 위한 단면공정도이다.
(1) 우선, 제 3 실시예와 같이, 실리콘 웨이퍼(901)의 표면에, 소자분리막으로서의 SiO2막(902) 및 확산층(903)을 형성한다. 다음에, 실리콘 웨이퍼(901)의 전체면에 CVD법 등으로 예컨대 두께 700∼1000nm로 층간절연막(904)을 형성한다. 그리고, 이 층간절연막(904)에 포토리소그래피 기술 등을 사용하여, 콘택홀(905)을 형성한다.
(2) 다음 공정은 예컨대 스퍼터링법을 사용하여, 전체면에 폴리실리콘을 퇴적한 후에 에치백을 행함으로써, 층간배선막(906)을 형성하는 공정을 포함한다(도 9a 참조).
(3) 그리고, 스퍼터링법 또는 CVD법 등을 사용하여, 제 3 실시예와 같이, Ti층, Ru층 및 RuO2층을 순차 형성하고, 막두께도 동일하게 한다. 이것들의 막을 포토리소그래피 기술 등을 사용하여 패터닝함으로써, Ti 배리어층(907), Ru 금속층(908) 및 산소공급용 RuO2막(909)을 형성하게 된다.
여기서, Ru막(908)은 제 3 실시예와 같이 압축응력이 그 위에 인가되도록 형성되는 것이 바람직하다.
또, 이것들의 각 막(907∼909)과 층간배선막(906)에 의해, 하부전극(910)이 구성된다.
(4) 계속해서, 스퍼터링법 또는 CVD법 등을 사용하여, 전체면에 예컨대 두께 10∼100nm의 TiN막(911)을 산화절연체막을 형성할 때 사용하는 막으로서 형성한다.
(5) 다음에, 스퍼터링법 또는 CVD법 등을 사용하여, 이 TiN막(911)의 전체면에, 예컨대 두께가 10-100nm의 Ru 금속막(912)을 형성한다(도 9b 참조).
또, 이 Ru막(912)은 인장응력이 그 위에 인가되도록 형성되는 것이 바람직하다.
(6) 다음에, 이 Ru막(912)의 전체면에, 스퍼터링법 또는 CVD법 등을 사용하여, 예컨대 두께 50∼200nm로 RuO2막(913)을 산소를 공급할 때 사용하는 막으로서 형성한다.
(7) 최종적으로, 산소를 포함하지 않은 분위기 중(예컨대 N2, He, Ar, Xe등의 분위기)에서, 급속가열법(RTA)등을 사용하여, 600℃의 가열처리를 예컨대 3분간 행한다. 이에 따라, RuO2막(909, 913) 내의 산소를 TiN막(911)에 공급하여, 산화 유전체막으로서의 TiO2막(914)을 얻을 수 있다(도 9c 참조). 이 때, RuO2막(909, 913)은 산소를 빼앗겨 Ru막(915, 916)으로 된다.
이 실시예에 있어서, 상술한 바와 같이, Ru막(908)을 압축응력이 그 위에 인가되도록 형성하고 있다. 이 때문에, 도 4에 나타낸 바와 같이, 이 Ru막(908)은 산소를 거의 투과시키지 않으므로, Ti막(907) 및 층간배선막(906)등의 산화를 억제할 수 있다.
한편, Ru막(912)은 인장응력이 인가되도록 형성되어 있다. 이에 따라, RuO2막(913)으로부터 TiN막(911)에 공급되는 산소를 활성화할 수 있기 때문에, 제 2 실시예 및 제 4 실시예와 같이 커패시터의 유전율의 향상 및 누설전류의 저하를 도모할 수 있고, 혹은 가열처리시간을 단축할 수 있다.
또한, 본 실시예는 산소를 포함하지 않은 분위기 중에서의 가열처리에 의해서 하부전극(910)의 산화 및 티타늄 실리사이드의 형성을 방지할 수 있다는 점에서, 상술의 각 실시예와 마찬가지다.
또, 배리어층으로서 TiN막 또는 Ti/TiN막 등을 사용할 수 있고, 금속막으로서 Ir 또는 Pt을 사용해도 좋으며, 산화 유전체막을 형성할 때 사용하는 막으로서 TaN, ZrN, HfN과 같은 다른 질화물을 사용할 수도 있다는 점에서, 상기의 실시예와 동일하다. 또한, IrO2막 또는 RuO2및 IrO2와의 혼합물로 구성된 것을 사용할 수도 있고, 또한 산소농도가 다른 막을 사용할 수 있다.
제 7 실시예
다음에, 본 발명의 제 7 실시예에 관한 반도체 장치의 제조방법에 관해서, 도 10을 사용하여 설명한다.
본 실시예는 산화유전체를 형성할 때 사용하는 막과 산화 유전체막으로서 산화탄탈륨 Ta2O5막을 사용한 점에서, 상술의 제 1 실시예와 다르다.
도 10은 제 7 실시예에 관한 반도체 장치의 제조방법을 설명하기 위한 단면공정도이다.
(1) 우선, 제 1 실시예와 같이, 실리콘 웨이퍼(1001)의 표면에, 소자분리막으로서의 SiO2막(1002)과, MOS 트랜지스터 등의 일부를 형성하는 확산층(1003)을 형성하고, 또 웨이퍼(1001)의 전체면에 층간절연막(1004)을 형성하고, 이 막(1004) 내에 콘택홀(1005)을 형성한다.
(2) 다음 공정은 예컨대 스퍼터링법을 사용하여, 전체면에 예컨대 두께 20∼100nm의 폴리실리콘을 퇴적한 후, 포토리소그래피 기술 등을 사용하여 패터닝함으로써, 층간배선막(1006a)과 도전층(1006b)을 갖는 하부전극(1006)을 형성하는 공정을 포함한다(도 10a 참조).
(3) 계속해서, 전체면에 CVD법 등을 사용하여, 예컨대 두께 5∼30nm로 산화 유전체막을 형성할 때 사용하는 Ta2O5막(1007)을 형성한다. 이 경우에, 원료가스로서는 Ta(C2H6AO)5를 사용하고, 막형성온도를 예컨대 350∼500℃로 한다.
(4) 다음에, 이 Ta2O5막(1007)의 전체면에, 스퍼터링법 또는 CVD법 등을 사용하여, 예컨대 두께 50∼200nm의 RuO2막(1008)을 산소를 공급할 때 사용하는 막으로서 형성한다.
(5) 최종적으로, 산소를 포함하지 않은 분위기 중(예컨대 N2, He, Ar, Xe등의 분위기 중)에서, 급속가열법(RTA)등을 사용하여, 예컨대 600℃의 가열처리를 예컨대 3분간 행한다. 이에 따라, RuO2막(1008)내의 산소를 Ta2O5막(1007)에 공급하여, 산소결손을 보상할 수 있다. 이 때, RuO2막(1008)은 산소를 빼앗겨 Ru막(1009)으로 되어, 커패시터가 완성될 때에 상부전극으로서 사용된다.
이와 같이, 이 실시예에 관한 반도체 장치의 제조방법에 의하면, 산소를 포함하지 않은 분위기 중에서의 가열처리에 의해서, Ta2O5막(1007)의 산소결손을 보상할 수 있다.
본 실시예는 산소를 공급할 때 사용하는 막으로서 RuO2막(1008)을 사용하였지만, 이 산소를 공급할 때 사용하는 막은 산화 유전체막의 형성물질보다도 열적으로 불안정한 산화물전도체이기 때문에, IrO2막, 또는 RuO2와 IrO2의 혼합물로 이루어지는 막을 사용할 수도 있다. 또한, 산소농도가 다른 막을 사용할 수도 있다는 점에서 제 1 실시예와 동일하다.
제 8 실시예
다음에, 본 발명의 제 8 실시예에 관한 반도체 장치의 제조방법에 관해서, 도 11을 사용하여 설명한다.
본 실시예는 산화 유전체막을 형성할 때 사용하는 산화탄탈륨 Ta2O5막에 상부 및 하부전극측으로부터 산소를 공급하는 점에서, 상술의 제 7 실시예와 다르다.
도 11은 제 8 실시예에 관한 반도체 장치의 제조방법을 설명하기 위한 단면공정도이다.
(1) 우선, 상술의 각 실시예와 같이, 실리콘 웨이퍼(1101)의 표면에, 소자분리막으로서의 SiO2막(1102) 및 확산층(1103)을 형성하고, 실리콘 웨이퍼(1101)의 전체면에 CVD법 등으로 두께 700∼1000nm의 층간절연막(1104)을 형성한다. 그리고, 이 층간절연막(1104) 내에 포토리소그래피 기술 등을 사용하여, 콘택홀(1105)을 형성한다.
(2) 다음 공정은 스퍼터링법을 사용하여, 전체면에 폴리실리콘을 퇴적한 후에 에치백을 행함으로써, 층간배선막(1106)을 형성하는 공정을 포함한다(도 11a 참조).
(3) 그리고, 스퍼터링법 또는 CVD법 등을 사용하여, Ti층, Ru층 및 RuO2층을 순차 형성하고, 또 이것들의 막을 포토리소그래피 기술 등을 사용하여 패터닝함으로써 Ti 배리어층(1107), Ru 금속막(1108) 및 산소를 공급할 때 사용하는 RuO2막(1109)을 형성하게 된다. 이것들의 3개의 막(1107∼1109)의 전체 두께는 예컨대 50∼150nm일 수도 있고, 또한, RuO2막(1109)의 막두께는 예컨대 20∼100nm일 수도 있다.
여기서, Ru막(1108)은 압축응력이 그 위에 인가되도록 형성되는 것이 바람직하다. 이것은 어렵게 산소를 투과시키도록 Ru막(1108)을 형성하고, 또 나중 단계(공정 6참조)에서 가열처리를 행할 때에, Ti막(1107) 및 층간배선막(1106)이 산화되지 않도록 하기 위한 것이다.
(4) 그 후, 스퍼터링법 또는 CVD법 등을 사용하여, 전체면에, 예컨대 두께 10∼100nm의 Ta2O5막(1110)을, 산화절연체막을 형성할 때 사용하는 막으로서 형성한다.
(5) 다음에, 이 Ta2O5막(1110)의 전체면에, 스퍼터링법 또는 CVD법 등을 사용하여, 예컨대 두께 50∼200nm의 RuO2막(1111)을 산소를 공급할 때 사용하는 막으로서 형성한다(도 11b참조).
(6) 최종적으로, 산소를 포함하지 않은 분위기 중(예컨대 N2, He, Ar, Xe등의 분위기 중)에서, 급속가열법(RTA)등을 사용하여, 600℃의 가열처리를 예컨대 3분간 행한다. 이에 따라, RuO2막(1109, 1111)내의 산소를 Ta2O5막(1110)에 공급하여, 산소결손을 보상할 수 있다. 이때, RuO2막(1109, 1111)은 산소를 빼앗겨, Ru막(1112, 1113)으로 된다. 그리고, Ru막(1112)은 Ti막(1107), Ru막(1108) 및 층간배선막(1106)과 함께, 하부전극(1114)을 구성하고(도 11c참조), 한편, Ru막(1113)은 상부전극을 구성한다(도 11c 참조).
이와 같이, 본 실시예에 관한 반도체 장치의 제조방법에 의해서도, 산소를 포함하지 않은 분위기 중에서의 가열처리에 의해서, Ta2O5막(1110)의 산소결손을 보상할 수 있다. 따라서, 하부전극(1114)등의 산화없이 커패시터의 누설전류의 증가를 방지할 수 있다.
또한, 이 Ta2O5막(1110)에 상부전극(1113) 및 하부전극(1114)측으로부터 산소를 공급한다는 사실은, 커패시터의 누설전류를 상술의 제 7 실시예에서보다도 훨씬 더 확실히 방지할 수 있다는 것을 의미한다. 양자 택일로, 누설전류가 제 7 실시예에 의해 제공된 것보다 더 좋을 필요가 없으면, 가열처리시간을 단축할 수 있다.
본 실시예에 있어서는, 배리어층으로서 Ti막(1107)을 사용하였지만, TiN막 또는 TiN막을 사용할 수도 있다.
본 실시예는 산소공급용 막이 산화 유전체막의 형성물질보다도 열적으로 불안정한 산화물 전도체이기 때문에, IrO2막, 또는 RuO2와 IrO2와의 혼합물로 구성된 막을 사용할 수도 있다는 점에서 상기 실시예와 동일하다. 또한, 산소농도가 서로 다른 막을 다시 사용할 수도 있다.
제 9 실시예
다음에, 본 발명의 제 9 실시예에 관한 반도체 장치의 제조방법에 관해서, 도 12를 사용하여 설명한다.
본 실시예는 산화 유전체막을 형성할 때 사용하는 산화탄탈륨 Ta2O5막에 활성화한 산소를 공급하는 점에서, 상술의 제 8 실시예와 다르다.
도 12는 제 9 실시예에 관한 반도체 장치의 제조방법을 설명하기 위한 단면공정도이다.
(1) 우선, 상술의 각 실시예와 같이, 실리콘 웨이퍼(1201)의 표면에, 소자분리막으로서의 SiO2막(1202) 및 확산층(1203)을 형성하고, 실리콘 웨이퍼(1201)의 전체면에 CVD법 등으로 두께 700∼1000nm의 층간절연막(1204)을 형성한다. 그리고, 이 층간절연막(1204)에 포토리소그래피 기술 등을 사용하여, 콘택홀(1205)을 형성한다.
(2) 다음 공정은 예컨대 스퍼터링법을 사용하여, 전체면에 폴리실리콘을 퇴적한 후에 에치백을 행하여, 층간배선막(1206)을 형성하는 공정을 포함한다(도 12a 참조).
(3) 그리고, 스퍼터링법 또는 CVD법 등을 사용하여, Ti층, Ru층, RuO2층 및 Ru층을 순차 형성하고, 또 이것들의 막을 통상의 포토리소그래피 기술 등을 사용하여 패터닝하는 것에 의해, Ti 배리어층(1207), Ru 금속막(1208), 산소공급용 막으로서의 RuO2막(1209) 및 금속 Ru막(1210)을 형성한다. 이것들의 3개의 막(1207∼1209)의 전체 두께는 예컨대 50∼150nm일 수도 있고, 또한 RuO2막(1209)의 두께는 예컨대 20∼100nm일 수도 있다.
여기서, Ru막(1208)은 압축응력이 그 위에 인가되도록 형성되는 것이 바람직하다. 이것은 오직 산소를 어렵게 투과시키도록 Ru막(1208)을 형성하고, 또 나중 단계(공정 7참조)에서 가열처리를 행할 때에, Ti막(1207) 및 층간배선막(1206)이 산화되지 않도록 하기 위한 것이다.
한편, Ru막(1210)은 인장응력이 그 위에 인가되도록 형성되는 것이 바람직하다. 이것은 산소를 쉽게 투과시키도록 Ru막(1210)을 형성하고, 또 이 Ru막(1210)을 통과시킴으로써 활성화된 산소를 얻기 위한 것이다.
(4) 계속해서, 스퍼터링법 또는 CVD법 등을 사용하여, 전체면에 두께 10∼100nm의 Ta2O5막(1211)을, 산화절연체막을 형성할 때 사용하는 막으로서 형성한다.
(5) 다음에, 스퍼터링법 또는 CVD법 등을 사용하여, Ta2O5막(1211)의 전체면에, 예컨대 두께 10nm의 Ru막(1212)을 금속막으로서 형성한다.
이 Ru막(1212)도, 인장응력이 그 위에 인가되도록 형성되는 것이 바람직하다. 이것은 쉽게 산소를 투과시키도록 Ru막(1212)을 형성하고, 또 이 Ru막(1212)을 통과시킴으로써 활성화된 산소를 얻기 위한 것이다.
(6) 그 후, Ru막(1212)의 전체면에, 스퍼터링법 또는 CVD법 등을 사용하여, 예컨대 두께 50∼200nm의 RuO2막(1213)을 산소공급용 막으로서 형성한다(도 12b참조).
(7) 최종적으로, 산소를 포함하지 않은 분위기 중(예컨대 N2, He, Ar, Xe등의 분위기 중)에서, 급속가열법(RTA)등을 사용하여, 예컨대 600℃의 가열처리를 예컨대 3분간 행한다. 이에 따라, RuO2막(1209, 1213)내의 산소를 Ta2O5막(1211)에 공급하여, 산소결손을 보상할 수 있다. 이 때, RuO2막(1209, 1213)은 산소를 빼앗겨 Ru막(1214, 1215)으로 된다. 그리고, Ru막(1214)은 Ti막(1207), Ru막(1208, 1210) 및 층간배선막(1206)과 함께 하부전극(1216)을 형성하고(도 12c참조), 한편, Ru막(1215)은 Ru막(1212)과 함께 상부전극을 형성한다(도 12c참조).
이와 같이, 본 실시예에 관한 반도체 장치의 제조방법에 의하면, 활성화된 산소를 Ta2O5막(1211)에 공급할 수 있기 때문에, 누설전류를 제 8 실시예의 경우보다도 훨씬 더 효율적으로 보상할 수 있다.
또, 본 실시예에 관한 반도체 장치의 제조방법에 의하면, 활성화된 산소를 Ta2O5막(1211)에 공급할 수 있기 때문에, 산소결손을 제 8 실시예의 경우보다도 훨씬 더 효율적으로 보상할 수 있다.
게다가, 산소를 활성화시키기 위한 금속막으로서 Ru막(1210, 1212)을 사용하였지만, 이 금속막의 형성재료가 산소에 대한 촉매작용을 갖으면, 금속막을 형성하기 위해 이리듐 Ir 및 백금 Pt과 같은 재료를 사용할 수도 있다.
본 발명은 배리어층으로서 TiN 또는 Ti/TiN막을 사용할 수 있다는 점과, 산소공급용 막이 IrO2막, 또는 RuO2와 IrO2와의 혼합물로 구성된 막을 사용할 수 있다는 점에서 상기 실시예와 동일하다. 또한, 산소농도가 다른 막을 다시 사용할 수 있다.
제 10 실시예
다음에, 본 발명의 제 10 실시예에 관한 반도체 장치의 제조방법에 관해서, 도 13을 사용하여 설명한다.
본 실시예는 산화 유전체막을 형성할 때 사용하는 막 및 산화 유전체막으로서 결정질의 BST(티타늄산 바륨 스트론튬)막을 사용한 점에서, 상술의 제 1 실시예와 다르다.
도 13은 제 10 실시예에 관한 반도체 장치의 제조방법을 설명하기 위한 단면공정도이다.
(1) 우선, 제 1 실시예와 같이, 실리콘 웨이퍼(1301)의 표면에, 소자분리막으로서의 SiO2막(1302)과, MOS트랜지스터 등의 일부를 구성하는 확산층(1303)을 형성하고, 층간절연막(1304) 내에 콘택홀(1305)을 형성한다.
(2) 다음 공정은 예컨대 스퍼터링법을 사용하여, 전체면에 두께 20∼100nm의 폴리실리콘을 퇴적한 후, 포토리소그래피 기술 등을 사용하여 패터닝함으로써, 층간배선막(1306a)과 도전층(1306b)을 갖는 하부전극(1306)을 형성하는 공정을 포함한다(도 13a참조).
(3) CVD법 등에 의해, 전체면에 예컨대 두께 5∼30nm의 BST막(1307)을, 산화 유전체막을 형성할 때 사용하는 막으로서 형성한다. 여기서, 이 BST막(1307)은 페로브스카이트(perovskite)구조의 결정체로 구성된다.
(4) 다음에, 이 BST막(1307)의 전체면에, 스퍼터링법 또는 CVD법 등을 사용하여, 예컨대 두께 50∼200nm의 RuO2막(1308)을, 산소공급용 막으로서 형성한다(도 13b참조).
(5) 최종적으로, 산소를 포함하지 않은 분위기 중(예컨대 N2, He, Ar, Xe등의 분위기 중)에서, 급속가열법(RTA)등을 사용하여, 600℃의 가열처리를 예컨대 3분간 행한다. 이에 따라, RuO2막(1308) 내의 산소를 BST막(1307)에 공급하여, 산소결손을 보상할 수 있다. 이때, RuO2막(1308)은 산소를 빼앗겨 Ru막(1309)으로 되어, 완성된 후의 커패시터에 있어서는 상부전극을 형성한다(도 13c참조).
이와 같이, 이 실시예에 관한 반도체 장치의 제조방법에 의하면, 산소를 포함하지 않은 분위기 중에서의 가열처리에 의해서, BST막(1307)에 산소를 공급함으로써, 폴리실리콘 등을 산화시키는 일없이, 이러한 BST막(1307)의 산소결손을 보상할 수 있다.
여기서, 산소를 공급할 때 사용하는 막으로서 RuO2막(1308)을 사용하였지만, 이 산소공급용막은 산화 유전체막의 형성물질보다도 열적으로 불안정한 산화물 전도체이면 좋고, 예컨대 IrO2막, 또는 RuO2와 IrO2와의 혼합물로 이루어진 막을 사용하는 것도 가능하다. 또한, 산소농도가 다른 막을 사용할 수도 있다.
게다가, BST막(1307)에 공급된 산소를 활성화시키기 위해서, 상부전극 또는 하부전극의 적어도 한편에, Ru, Ir 또는 Pt등으로 형성된 금속막을 또 설치할 수 있다.
제 11 실시예
다음에, 본 발명의 제 11 실시예에 관한 반도체 장치의 제조방법에 관해서, 도 14를 사용하여 설명한다.
본 실시예는 산화 유전체막을 형성할 때 사용하는 막으로서 비정질의 BST막을 사용한 점이, 상술의 제 10 실시예와 다르다.
도 14는 제 11 실시예에 관한 반도체 장치의 제조방법을 설명하기 위한 단면공정도이다.
(1) 우선, 제 1 실시예와 같이, 실리콘 웨이퍼(1401)의 표면에, 소자분리막으로서의 SiO2막(1402)과, MOS 트랜지스터 등의 일부를 구성하는 확산층(1403)을 형성하고, 또 층간절연막(1404) 내에 콘택홀(1405)을 형성한다.
(2) 다음 공정은 예컨대 스퍼터링법을 사용하여, 전체면에 두께 20∼100nm의 폴리실리콘을 퇴적한 후, 포토리소그래피 기술 등을 사용하여, 층간배선막(1406a)과 도전층(1406b)으로 이루어지는 하부전극(1406)을 형성한다(도 14a참조).
(3) 예컨대, 400℃이하의 CVD법 등에 의해, 전체면에 예컨대 두께 5∼30nm의 비정질의 BST막(1407)을, 산화 유전체막을 형성할 때 사용하는 막으로서 형성한다.
(4) 다음에, 이 BST막(1407)의 전체면에, 스퍼터링법 또는 CVD법 등을 사용하여, 예컨대 두께 50∼200nm의 RuO2막(1408)을 산소공급용 막으로서 형성한다(도 14b 참조).
(5) 최종적으로, 산소를 포함하지 않은 분위기 중(예컨대 N2, He, Ar, Xe 등의 분위기 중)에서, 급속가열법(RTA)등을 사용하여, 500℃의 가열처리를 예컨대 3분간 행한다. 이에 따라, BST막(1407)이 결정화하여, 페로브스카이트 구조의 결정체로 이루어진 BST막(1409)을 산화 유전체막으로서 형성한다. 이 때, RuO2막(1408)은 산소를 빼앗겨 Ru막(1410)으로 되어, 완성된 후의 커패시터에 있어서는 상부전극을 형성한다(도 14c 참조).
이와 같이, 본 실시예에 관한 반도체 장치의 제조방법에서는, 우선, 비정질의 BST막(1407)이 산화 유전체막을 형성할 때 사용하기 위해 형성된다(상기 공정 3). 그 결과, RuO2막(1408)을 형성할 때(상기 공정 4)에 BST은 비정질이고, 유전율이 낮다. 이것에 의해 RuO2막(1408)을 형성하는 동안에 BST막(1407)이 챠지업하여 반도체 장치에 국소적인 절연파괴(예컨대 게이트산화막의 파괴)가 발생하는 것을 억제할 수 있다. 그리고, 그 후의 가열처리공정에서는, 이 BST막(1407)을 결정화하기 때문에(상기 공정 5), 유전율이 충분히 큰 산화 유전체막(BST막(1409))을 형성할 수 있다. 즉, 본 실시예에 의하면, RuO2막(1408)을 형성할 때의 절연파괴를 방지하여, 반도체 장치의 수율을 향상시킬 수 있다.
또한, 본 실시예는 산소를 포함하지 않은 분위기 중에서의 가열처리에 의해서, BST막(1407)에 산소를 공급할 수 있기 때문에 폴리실리콘 등을 산화시키는 일없이 BST막(l407)의 산소결손을 보상할 수 있는 점에서, 상술의 제 10 실시예와 마찬가지다.
여기서, 산소공급용막으로서 RuO2막(1408)을 사용하였지만, 이 산소공급용막은 산화 유전체막의 형성물질보다도 열적으로 불안정한 산화물 전도체이면 되고, 예컨대 IrO2막, 또는 RuO2와 IrO2와의 혼합물로 이루어지는 막을 사용하는 것도 가능하다. 또한, 산소농도가 다른 박막을 사용하는 것도 가능하다.
또한, BST막(1407)에 공급된 산소를 활성화시키기 위해서, 상부전극 또는 하부전극의 적어도 한편에, Ru, Ir 또는 Pt 등으로 형성된 금속막을 설치하는 것도 가능하다.
제 12 실시예
다음에, 본 발명의 제 12 실시예에 관한 반도체 장치의 제조방법에 관해서, 도 15를 사용하여 설명한다.
본 실시예는 산화 유전체막을 형성할 때 사용하는 막 및 산화 유전체막으로서 PZT(티타늄산 지르코늄산 납)막을 사용한 점에서, 상술의 제 1 실시예 및 제 10 실시예와 다르다.
도 15는 제 12 실시예에 관한 반도체 장치의 제조방법을 설명하기 위한 단면공정도이다.
(1) 우선, 제 1 실시예와 같이, 실리콘 웨이퍼(1501)의 표면에, 소자분리막으로서의 SiO2막(1502)과, MOS 트랜지스터 등의 일부를 형성하는 확산층(1503)을 형성하고, 또, 층간절연막(1504) 내에, 콘택홀(1505)을 형성한다.
(2) 다음 공정은 예컨대 스퍼터링법을 사용하여, 전체면에 두께 20∼100nm의 폴리실리콘을 퇴적한 후, 포토리소그래피 기술 등을 사용하여 층간배선막(1506a)과 도전층(1506b)을 갖는 하부전극(1506)을 형성하는 공정을 포함한다(도 15a참조).
(3) 계속해서, 예컨대 반응성 스퍼터법 또는 Sol-Gel법 등에 의해, 전체면에 예컨대 두께 5∼30nm의 파일로클로어(pyrochlore)상 혹은 비정질의 PZT막(1507)을, 산화 유전체막을 형성할 때 사용하기 위해 형성한다.
여기서, 이 PZT막(1507)의 형성조건은 다음과 같다. 반응성 스퍼터법에 의한 경우는, 예컨대, 막형성 온도를 200∼400℃, Ar/O2유량비를 9∼0.1, 막형성 압력을 1 mTorr∼0.1 mTorr, 타깃을 소결체 타깃 또는 금속 타깃으로 한다. 한편, Sol-Gel법의 경우에 있어서, 그 조건은 예컨대, 납, 티타늄, 지르코늄의 알콕시드 용액, 200∼400℃의 소성온도, 산소를 포함하는 분위기 가스이다.
(4) 다음에, 이 PZT막(1507)의 전체면에, 스퍼터링법 또는 CVD법 등을 사용하여, 예컨대 두께 50∼200nm으로 RuO2막(1508)을, 산소공급용 막으로서 형성한다(도 15b참조).
(5) 최종적으로, 산소를 포함하지 않은 분위기 중(예컨대 N2, He, Ar, Xe등의 분위기 중)에서, 급속가열법(RTA)등을 사용하여, 600℃의 가열처리를 예컨대 3분간 행한다. 이에 따라, RuO2막(1508) 내의 산소를 PZT막(1507)에 공급하여, 산소결손을 보상할 수 있다. 이 때, RuO2막(1508)은 산소를 빼앗겨 Ru막(1509)으로 되어, 완성된 후의 커패시터에 있어서는 상부전극으로서 사용된다(도 15c참조).
이와 같이, 이 실시예에 관한 반도체 장치의 제조방법에 의하면, 산소를 포함하지 않은 분위기 중에서의 가열처리에 의해서, PZT막(1507)에 산소를 공급하는 것에 의해, 폴리실리콘 등을 산화시키는 일없이, 이러한 PZT막(1507)의 산소결손을 보상할 수 있다.
본 발명은 산소를 포함하지 않은 분위기 중에서의 가열처리에 의해서 BST막(1507)에 산소를 공급하는 것에 의해, 폴리실리콘 등을 산화시키는 일없이 이러한 BST막(1507)의 산소결손을 보상할 수 있다는 점에서 제 10 실시예와 동일하다.
여기서, 산소공급용 막으로서 RuO2막(1508)을 사용하였지만, 이 산소공급용 막은 산화 유전체막의 형성물질보다도 열적으로 불안정한 산화물 전도체이면 되고, 예컨대 IrO2막, 또는 RuO2와 IrO2와의 혼합물로 이루어지는 막을 사용하는 것도 가능하다. 또한, 제 1 실시예와 같이 산소농도가 다른 막을 사용하는 것도 가능하다.
또한, PZT막(1507)에 공급된 산소를 활성화시키기 위해서, 상부전극 또는 하부전극의 적어도 한편에, Ru, Ir 또는 Pt 등으로 형성된 금속막을 설치하는 것도 가능하다.
이상 상세히 설명한 바와 같이, 본 발명에 관한 반도체 장치의 제조방법에 의하면, 산소를 포함하지 않은 분위기 중에서의 가열처리에 의해서 산화 유전체막을 형성할 수 있고, 혹은, 형성된 산화 유전체막의 산소결손을 보상할 수 있어, 폴리실리콘 등을 산화시키는 일없이, 반도체 장치의 수율을 향상시킬 수 있다.

Claims (19)

  1. 산화 유전체막을 형성하기 위해 피산화 물질을 함유하는 산화 유전체막을 형성하는데 사용되는 제 1 막과, 상기 제 1 막에 산소를 공급하는데 사용되는 제 2 막을 적어도 갖는 적층구조를 형성하는 공정과,
    산소를 포함하지 않은 분위기 중에서 상기 적층구조를 가열처리함으로써, 상기 제 2 막으로부터 상기 제 1 막으로 산소를 공급하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 형성공정은, 상기 피산화 물질을 질화하여 상기 제 1 막을 형성하는 공정과, 상기 피산화 물질에 산소를 공급하는데 사용되는 제 2 막을 형성하는 공정을 구비하고,
    상기 공급공정은, 산소를 포함하지 않은 분위기 중에서 상기 적층구조를 가열처리함으로써, 상기 피산화막을 산화하여 산화 유전체막을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 형성공정은, 상기 산화 유전체막과 동일한 조성을 갖는 상기 제 1 막을 형성하는 공정과, 상기 제 1 막 내부의 피산화 물질에 산소를 공급하는 제 2 막을 형성하는 공정을 구비하고,
    상기 공급공정은, 산소를 포함하지 않은 분위기 중에서 상기 적층구조를 가열처리함으로써, 산소결손을 보상하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제 1 항에 있어서,
    상기 제 1 막은 커패시터의 상부전극을 일부 또는 전부 구성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제 4 항에 있어서,
    상기 상부전극은 상기 제 2 막으로부터 상기 제 1 막으로 공급되는 산소를 활성화하기 위해 금속막을 더 구비한 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제 1 항에 있어서,
    상기 제 2 막은 커패시터의 하부전극을 일부 또는 전부 구성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제 6 항에 있어서,
    상기 하부전극은, 스루홀 내부에 형성된 층간배선막과, 상기 층간배선막 상에 형성된 배리어층과, 압축응력이 인가될 수 있도록 상기 배리어층 위에 형성된 금속막과, 이 금속막 위에 형성된 상기 산소공급용 제 2 막을 구비한 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제 6 항에 있어서,
    상기 하부전극은, 스루홀 내부에 형성된 층간배선막과, 상기 층간배선막 위에 형성된 배리어층과, 압축응력이 인가될 수 있도록 상기 배리어층 위에 형성된 제 1 금속막과, 상기 제 1 금속막 위에 형성된 상기 산소공급용 제 2 막과, 인장응력이 인가될 수 있도록 상기 제 2 막 위에 형성된 제 2 금속막을 구비한 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제 1 항에 있어서,
    상기 형성공정은, 커패시터의 하부전극을 일부 또는 전부 구성하는 상기 제 2 막을 형성하는 공정과, 커패시터의 상부전극을 일부 또는 전부 구성하는 상기 제 1 막을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제 9 항에 있어서,
    상기 하부전극은, 상기 스루홀 내부에 형성된 층간배선막과, 이 층간배선막 위에 형성된 배리어층과, 압축응력이 인가될 수 있도록 상기 배리어층 위에 형성된 제 3 금속막과, 상기 제 3 금속막 위에 형성된 상기 하부전극의 상기 제 2 막을 구비하고,
    상기 상부전극은, 상기 제 1 막 위에 형성된 상기 상부전극의 상기 제 2 막과, 인장응력이 인가될 수 있도록 상기 상부전극의 상기 제 2 막 위에 형성된 제 4 금속막을 구비한 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제 10 항에 있어서,
    상기 하부전극은, 상기 하부전극의 상기 제 2 막으로부터 공급되는 산소를 활성화시키기 위해 제 5 금속막을 더 구비한 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제 10 항에 있어서,
    상기 상부전극은, 상기 상부전극의 상기 제 2 막으로부터 공급되는 산소를 활성화시키기 위해 제 6 금속막을 더 구비한 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제 2 항에 있어서,
    상기 제 1 막은 질화티타늄막, 질화탄탈륨막, 질화지르코늄막 또는 질화하프늄막인 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제 3 항에 있어서,
    상기 제 1 막은 산화탄탈륨막 또는 티타늄산 지르코늄산 납막인 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 제 3 항에 있어서,
    상기 제 1 막은 비정질의 티타늄산 바륨 스트론튬막 또는 티타늄산 지르코늄산 납막이고,
    상기 산화 유전체막은 상기 공급공정에서 결정화된 티타늄산 바륨 스트론튬막 또는 상기 티타늄산 지르코늄산 납막인 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제 1 항에 있어서,
    상기 제 2 막은 산화루테늄막, 산화이리듐막 또는 이것들의 혼합물로 이루어진 막인 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 제 5 항에 있어서,
    상기 금속막은 루테늄, 이리듐 또는 백금 중 어느 하나로 형성된 것을 특징으로 하는 반도체 장치의 제조방법.
  18. 제 8 항에 있어서,
    상기 금속막은 루테늄, 이리듐 또는 백금 중 어느 하나로 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조방법.
  19. 제 10 항에 있어서,
    상기 금속막은 루테늄, 이리듐 또는 백금 중 어느 하나로 형성된 것을 특징으로 하는 반도체 장치의 제조방법.
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