KR20020012148A - 마이크로일렉트로닉 부품의 제조 방법 및마이크로일렉트로닉 부품 - Google Patents

마이크로일렉트로닉 부품의 제조 방법 및마이크로일렉트로닉 부품 Download PDF

Info

Publication number
KR20020012148A
KR20020012148A KR1020010051380A KR20010051380A KR20020012148A KR 20020012148 A KR20020012148 A KR 20020012148A KR 1020010051380 A KR1020010051380 A KR 1020010051380A KR 20010051380 A KR20010051380 A KR 20010051380A KR 20020012148 A KR20020012148 A KR 20020012148A
Authority
KR
South Korea
Prior art keywords
layer
barrier
memory capacitor
hydrogen
silicon oxide
Prior art date
Application number
KR1020010051380A
Other languages
English (en)
Other versions
KR100453793B1 (ko
Inventor
귄터 쉰들러
츠포니미어 가브릭
발터 하르트너
Original Assignee
추후제출
인피니언 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 추후제출, 인피니언 테크놀로지스 아게 filed Critical 추후제출
Publication of KR20020012148A publication Critical patent/KR20020012148A/ko
Application granted granted Critical
Publication of KR100453793B1 publication Critical patent/KR100453793B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 강유전체 또는 상유전체를 갖는 메모리 커패시터 위에 수소 침투에 대한 배리어가 제공되거나, 제공되어있는 마이크로일렉트로닉 부품 및 상기 방식의 마이크로일렉트로닉 부품의 제조 방법에 관한 것이다. 배리어의 형성시 먼저 실리콘 산화물 층(41)이 형성되어 템퍼링된 다음, 배리어층(42)이 디포짓된다.

Description

마이크로일렉트로닉 부품의 제조 방법 및 마이크로일렉트로닉 부품{METHOD FOR PRODUCING MICROELECTRONIC COMPONENT AND MICROELECTRONIC COMPONENT}
본 발명은 기판에 메모리 커패시터가 형성되고, 상기 메모리 커패시터에 수소의 침투를 막는 배리어가 형성되는 마이크로일렉트로닉 부품의 제조 방법에 관한 것이다. 또한 본 발명은 상기 방식의 마이크로일렉트로닉 부품에 관한 것이다.
종래의 마이크로일렉트로닉 반도체 메모리 부품(DRAMs)은 하나의 선택 트랜지스터 또는 스위칭 트랜지스터 및 하나의 메모리 커패시터로 구성되며, 상기 메모리 커패시터 내 2 개의 커패시터 플레이트 사이에는 유전 물질이 삽입되어있다. 유전체로는 일반적으로 최대 약 8의 유전 상수를 갖는 산화물 층 또는 질화물 층이 주로 사용된다. 메모리 커패시터를 소형화하고 비휘발성 메모리를 제조하기 위해서는 훨씬 더 높은 유전 상수를 갖는 "신종" 커패시터 재료(강유전체 또는 상유전체)가 필요하다. 상기 재료의 예들은 W. Hoenlein의 "Neue Dielektrika fuer Gbit-Speicherchips(Gbit-메모리 칩을 위한 신 유전체)", Phys. Bl. 55(1999)에 언급되어있다. 높은 집적 밀도의 비휘발성 반도체 메모리 부품 내에 설치하기 위한 강유전성 커패시터를 제조하기 위해, 예컨대 SrBi2(Ta,Nb)2O9(SBT 또는 SBTN), PB(Zr,Ti)O3(PZT) 또는 Bi4Ti3O12(BTO)와 같은 강유전성 물질이 유전체로서 커패시터 플레이트 사이에 삽입된다. 그러나 예컨대 (Ba,Sr)TiO3(BST)와 같은 상유전성 물질도 사용될 수 있다.
그러나 상기와 같은 새로운 종류의 유전체를 사용함으로써 반도체 프로세스 공학은 새로운 도전에 직면하게 된다. 말하자면, 우선 상기와 같은 새로운 종류의 물질은 더 이상 다결정 실리콘을 기존의 전극 물질과 결합시키지 않는다. 따라서 예컨대 백금족 금속 또는 그의 도전성 산화물(예: RuO2)과 같은 불활성 전극 재료가 사용되어야 한다. 그 이유는 상기 물질의 강유전체가 산소함유 분위기에서, 약 550-800℃의 온도에서 경우에 따라서는 여러번 템퍼링("컨디셔닝")되어야 하기 때문이다. 전극과 강유전체의 바람직하지 않은 화학 반응을 방지하기 위해, 상기 전극은 대부분 백금 또는 다른 백금족 금속(Pd, Ir, Rh, Ru, Os)과 같이 충분히 온도 안정적인 불활성 물질로 제조된다.
메모리 커패시터의 집적을 위해 수소 함유 분위기에서 실시되는 프로세스 단계를 수행한다. 예컨대 금속층 및 트랜지스터의 컨디셔닝을 위해 질소 95% 및 수소 5%로 조성된 형성 가스(forming gas) 내에서의 템퍼링이 요구된다. 그러나 처리된 메모리 커패시터, 즉 유전체 내로의 수소 침투는 유전체의 산화 세라믹의 분해에 대한 환원 반응을 통해 야기된다. 또한 층들 내 높은 수소 함량에 따른 금속간 산화물 또는 질화규소-패시베이션 층의 플라즈마 응용 증착(PECVD)에 의해 유전체의 강유전성 또는 상유전성 물질의 환원이 야기된다. 또한 대개 텅스텐이나 티탄과 같은 도전성 물질의 증착시 수소가 발생한다. 증착은 예컨대 층의 형성 또는 콘택 홀의 충전에 사용된다. 또한 메모리 커패시터 내부로의 수소 침투는 구조적특성에도 부정적인 영향을 미친다. 따라서 예컨대 필링(peeling)-효과가 나타날 수 있다.
수소 침투에 대한 배리어로서의 메모리 커패시터 위에 질화규소 층을 제공하는 것은 이미 공지되어있다. 질화규소는 예컨대 LPCVD(Low Pressure Chemical Vapor Deposition)-프로세스에 따라 약 750℃에서 증착된다. 질화규소 형성시 출발 물질은 SiH2Cl2및 NH3이다. 그러나 증착시 수소-라디칼 형성이 초래될 수 있으며, 그로 인해 메모리 커패시터가 손상될 수 있다.
또한 수소가 없는 상태에서 증착될 수 있는 재료로 이루어진 수소 배리어를 형성하는 것이 공지되어있다. 상기 재료의 예로는 AlOx, TiOx및 TiOxNy가 있다. 그러나 상기 산화성 재료들은 에칭하기가 어렵기 때문에, 일반적인 산화규소 층이 배리어 위에 제공된 후 메모리 커패시터의 전극까지 및/또는 배리어를 통해 기판 재료까지 콘택 홀을 에칭시키는데 많은 비용이 든다.
수소가 없는 상태에서 콘택 홀을 텅스텐으로 채우는 것을 생략하고, 그 대신 알루미늄을 사용하는 것은 이미 제안되었던 방법이다. 현재 통용되고 있는, 강유전체를 갖춘 제품은 금속층 재료로서의 알루미늄으로 형성된다. 그러나 채울 영역을 알루미늄으로 채우는 것보다 텅스텐으로 채우는 것이 더 확실할 수 있다. 반도체 메모리를 추가로 소형화하고 그 메모리 밀도를 추가로 증가시키는 과정에서는 어떤 경우에도 현재 공지되어있는 알루미늄 충전 방법이 생략되어야 한다.
본 발명의 목적은 작용하는 수소 배리어를 제공한 후 간단한 방법으로 콘택홀을 에칭할 수 있게 하는, 도입부에 언급한 방식의 마이크로일렉트로닉 부품 및 방법을 제공하는 것이다. 이 때 상기 수소 배리어를 제공함으로써 메모리 커패시터가 크게 손상되는 것을 막을 수 있다.
도 1은 적층 셀 구조에 따른 DRAM-메모리 셀 및 오프셋 셀 구조에 따른 DRAM-메모리 셀의 횡단면도이고,
도 2는 상기 방식의 2 개의 추가 메모리 셀의 횡단면도이며,
도 3은 제 1 실시예에 따른 수소 배리어의 층 구조의 횡단면도이고,
도 4는 제 2 실시예에 따른 수소 배리어의 횡단면도이다.
*도면의 주요 부호 설명*
1: 반도체 기판 2: MOS-트랜지스터
3: 메모리 커패시터 4: 배리어
5: 제 2 절연층 6, 29: 콘택 홀
7: 제 1 절연층 8: 커버층
21: 드레인 영역 22: 게이트
23: 소스 영역 24: 제 1 전극
25: 유전체 26: 제 2 전극
27: 이산화규소 층 28: 배리어층
30: 전기 연결부 64, 65: 콘택 홀
411, 413: 하부 부분층 412, 414: 상부 부분층
상기 목적은 청구항 제 1항의 특징들을 갖는 방법 및 청구항 제 12항의 특징들을 갖는 부품을 통해 달성된다. 개선예들은 각각 종속항에 제시된다.
본 발명에 따른 방법의 기본 개념은, 배리어 형성시 먼저 산화규소 층이 생성된다는 것이다. 메모리 커패시터 및 산화규소 층의 적어도 일부가 템퍼링되고, 즉 특히 상기 산화규소 층이 증착된 직후에 이어서 온도처리가 실시된다. 예컨대 상기 메모리 커패시터 및 산화규소 층은 500℃ 또는 더 높은 온도에서, 바람직하게는 650℃ 또는 더 높은 온도에서, 그리고 산소 분위기에서 가열된다.
템퍼링된 산화규소 층 위에는 수소의 침투를 막는 배리어층이 제공된다.
특히 메모리 커패시터의 전극이 백금 또는 백금족 금속을 함유하는 경우, 산화규소 층은 수소 존재시 메모리 커패시터에 매우 심각한 손상을 일으킬 수 있는 촉매 활성도를 상기 백금 또는 백금족 금속으로부터 얻는다. 따라서 수소가 존재하는 후속하는 프로세스 단계를 통해 메모리 커패시터가 매우 미미하게 손상되거나, 또는 전혀 손상되지 않게 된다. 바람직하게는 상기 산화규소 층이 전극 재료 위에 직접 제공된다.
메모리 커패시터 및 산화규소 층의 적어도 일부의 템퍼링 및 가열을 통해,산화규소 층의 제공시 메모리 커패시터의 근처에 확산되거나, 상기 메모리 커패시터 내로 침투된 수소가 다시 제거된다. 바람직하게는 산소함유 분위기에서 템퍼링이 실시됨으로써, 산소가 수소를 흡수한다(물 분자의 형성). 템퍼링에 의해 수소 배리어 층이 제공되기 전에 이미 요구되는 유전체의 컨디셔닝이 이루어진다.
바람직하게는 산화규소 층의 적어도 일부가 저온 프로세스, 특히 PECVD(Plasma Enhanced Chemical Vapor Deposition)-프로세스에서 증착된다. 이 때 온도는 예컨대 약 350℃이다. 저온 프로세스의 기본적인 장점은, 수소 존재시 메모리 커패시터가 지속적으로 손상되지 않는다는 것이다. 바람직하게는 훨씬 더 높은 온도에서 후속하는 템퍼링을 통해, 메모리 커패시터 내로의 수소 침투가 reversible. 또한 높은 온도에서 일어날 수 있는 수소와 유전 물질의 화학 반응이 낮은 온도에서는 일어나지 않는다.
특히 템퍼링이 증착시보다 더 높은 온도에서 실시되는 경우에 통상 상기 템퍼링을 통해 산화규소 층이 압축된다. 그로 인해 수소 침투에 대한 보호가 단속적으로 이루어진다.
결과적으로 산화규소 층의 템퍼링은 추가 방법 단계동안의 상기 산화규소 층의 상태에 유리하게 작용한다. 왜냐하면 상기 산화규소 층은 이미 템퍼링 동안에 통상 구조 변형을 일으킬 정도의 온도에 노출되기 때문이다. 예컨대 후속하는 배리어층의 제공 동안 상기와 같은 구조 변형이 나타나는 것은 바람직하지 않다. 상기 구조 변형이 배리어층의 구조 및 결합 특성에 바람직하지 않게 작용할 수 있기 때문이다. 이어서 메모리 커패시터 및 배리어가 매립되는 절연층과 같이, 배리어층 위에 제공되는 재료에도 상응하게 적용된다.
바람직하게는 미리 제공된 부분층 위에 제공되는 산화규소 층의 부분층이 고온 프로세스, 특히 HTO(High Temperature Oxide)-프로세스에서 증착된다. 높은 온도로 인해 상기 부분층의 후속 템퍼링 없이도 높은 밀도를 갖는 산화규소가 생성될 수 있다. 그럼에도 불구하고 메모리 커패시터에 침투된 수소에 의한 일시적인 손상을 복구하고, 및/또는 침투된 수소를 가열하기 위해, 상기 부분층이 제공된 후에도 템퍼링을 실시하는 것이 바람직하다.
본 발명에 따라 전기 콘택팅을 위해, 특히 전술한 절연층 및 배리어 내에 삽입되는 콘택 홀을 채우기 위해 텅스텐이 사용될 수 있다. 그럼으로써 커패시터는 배리어에 의해 수소 침투로부터 효과적으로 보호될 수 있다. 따라서 마이크로일렉트로닉 메모리 구성 부품의 경우 추가의 소형화가 가능하며, 높은 메모리 밀도가 달성될 수 있다.
바람직하게는 배리어층의 일부가 수소 제거 증착 프로세스를 통해 템퍼링된 산화규소 층 위에 제공된다. 이 때 상기 배리어층의 일부의 두께는, 금속 산화물과 같이 자체적으로 에칭하기 어려운 재료의 경우 배리어층이 정당한 비용으로 에칭될 수 있도록 얇게 유지될 수 있다. 배리어층의 상기와 같은 부분층이 제공되면, 수소의 존재 하에 또 다른 부분층이 제공될 수 있다. 배리어층의 먼저 제공된 부분이 이미 메모리 커패시터를 수소로부터 보호하기 때문이다.
배리어층의 적어도 일부가 수소의 존재 하에 제공 또는 증착된 다음, 바람직하게는 메모리 커패시터, 산화규소 층 및 이미 제공된 배리어층의 일부가 템퍼링된다. 여기서는 배리어층이 제공되기 이전의 템퍼링과 동일한 사항이 적용된다.
바람직한 실시예에서는 먼저 제공된 부분층이 아닌, 배리어 층의 다른 부분층이 산화규소로 이루어지거나, 산화규소 층이 제공된다. 이 경우 배리어 층의 먼저 제공된 적어도 하나의 부분층이 산화규소의 제공시 존재하는 수소를 위한 버퍼로서 작용한다. 먼저 제공된 부분층의 재료에 따라 상기 부분층이 수소에 대한 배리어층 및/또는 메모리가 된다. 수소를 축적시키는 재료는 예컨대 티탄 및 대부분 티탄의 화합물이다.
배리어층의 재료로는 특히 (예컨대 Ti로부터 산소 분위기에서, 약 700℃에서 5분동안 반응성 스퍼러팅되거나 산화되는) Ti, TiN, TiOx, (예컨대 Ta로부터 산소 분위기에서, 700℃에서 5분동안 반응성 스퍼러팅되거나 산화되는) Ta, TaN, TaOx, (예컨대 산소 분위기에서, 700℃에서 5분동안 반응성 스퍼러팅되거나 산화되는) AlOx, NbOx, ZrOx및/또는 SixNy가 적합하다.
특히 배리어층 또는 SixNy로 된 부분층은 약 600-750℃, 바람직하게는 660℃에서 30 Pa의 압력 하에 LPCVD((Low Pressure Chemical Vapor Deposition)-프로세스를 통해 증착될 수 있다. 또한 상기 SixNy-층은 상기 SixNy의 적어도 하나의 전구체가 활성화됨으로써 LP(Low Pressure)-마이크로파 프로세스를 통해 증착될 수 있다. 이러한 방식으로 LPCVD-프로세스에서 존재하는 NH3가 예방되며, 상기 NH3는 수소 형성을 위한 출발 물질이다.
SiN 층은 스퍼터링을 통해서도 제조될 수 있으며, 그로 인해 역시 증착 공정동안 H2의 발생이 예방된다.
산화규소 층이 2 개 또는 그 이상의 부분층의 형태로 형성됨으로써, 상기 부분층들이 상이한 제조 프로세스를 통해 제공되며, 따라서 상이한 산화물 구조를 갖게 되고, 전술한 바와 같이 메모리 커패시터의 손상이 전체적으로 예방될 수 있다. 또한 그로 인해 독자적인 배리어층을 제공하기 위한 훌륭한 토대가 형성되고, 외부에 놓인 메모리 커패시터의 전극 내에 존재하는 백금 또는 백금족 금속의 촉매 효과가 예방된다.
배리어층은 바람직하게는 상이한 재료로 이루어진 2 개의 부분층을 갖는다. 특히 상기 산화규소 층에 더 가까이 놓인 부분층이 금속 산화물을 함유한 재료로 이루어지고, 50 nm 또는 그 미만, 바람직하게는 20 nm의 층 두께를 갖는다. 금속 산화물의 금속으로서 이미 언급한 금속 외에 모든 전이 금속이 고려된다. 대안으로 배리어층의 부분층 또는 배리어층의 재료로서 전이 금속의 질화물 전체가 고려된다. 특히 산화규소 층으로부터 더 멀리 놓인 부분층은 바람직하게는 약 25 nm의 층 두께를 갖는 질화규소 층이다.
이제 본 발명은 첨부된 도면을 참고로 실시예에 따라 더 자세히 설명된다.
도 1에서 도면의 좌측에는 적층 셀-메모리 셀이, 그리고 우측에는 오프셋 셀-메모리 셀이 공통의 반도체 기판(1) 위에 도시되어있다. 대략 도면 중앙에 있는 톱니모양 선은, 2 개의 상이한 메모리 셀이 실제로는 통상 동일한 반도체 기판위에 배치되지 않는다는 것을 나타낸다.
반도체 기판(1) 위에는 2 개의 메모리 셀을 위해 하나의 공통 소스 영역(23)이 제공된다. 또한 각각 하나의 드레인 영역(21)이 제공된다. 드레인과 소스 사이에 각각 하나의 게이트(22)가 배치됨에 따라, 2 개의 메모리 셀 각각을 위해 선택 트랜지스터로서 사용되는 MOS-트랜지스터(2)가 형성된다. 상기 게이트(22)는 각각 전기적으로 워드라인(WL)에 연결된다. 워드라인(WL) 및 MOS-트랜지스터(2)는 예컨대 SiO2로 된 제 1 절연층(7) 내에 매립된다.
도면의 좌측에 도시된 적층 셀-메모리 셀의 드레인 영역(21)은 텅스텐으로 채워진 콘택 홀(64)을 통해 제 1 절연층(7) 위에 배치된, 메모리 커패시터(3)의 제 1 전극(31)에 연결된다. 상기 제 1 전극(31) 위에는 8보다 큰 유전 상수를 갖는 강유전성 물질 또는 상유전성 물질로 된 유전체(32)가 제공된다. 상기 유전체(32) 위에 다시 제 2 전극(33)이 제공됨으로써, 제 1 및 제 2 전극(31, 33)이 그 사이에 놓인 유전체(32)와 함께 메모리 커패시터(3)를 형성한다.
메모리 커패시터(3)의 기본 구조와 관련하여, 도면의 우측에 도시된 오프셋 셀-메모리 셀의 경우에도 동일하게 적용된다. 그러나 오프셋 셀과 적층 셀은 커패시터 층(31, 32, 33)이 제 1 절연층(7)의 표면을 따라 연장된다는 관점에서, 그리고 전극(31, 33)의 전기 콘택팅의 관점에서 서로 차이가 있다. 적층 셀의 경우에는 이미 기술한 것처럼 전극(31)이 아래로부터 접촉된다. 그에 비해 오프셋 셀의 경우에는 유전체(32) 및 제 2 전극(33)이 모두 제 1 전극(31) 위로 연장되지 않는영역에서 상기 전극(31)이 위로부터 접촉된다. 이를 위해 메모리 커패시터(3)를 매립시키는 제 2 절연층(5)을 통해 콘택 홀(6)이 에칭되어 텅스텐으로 채워져 있었다. 제 2 전극(33)의 콘택팅은 상기 2 개의 셀 타입 모두 각각 제 2 절연층(5) 내 콘택 홀(6)을 통해 위로부터 이루어진다. 또한 오프셋 셀의 경우(도면 우측) 제 2 전극(33)이 제 2 절연층(5)의 표면을 따라 연장되는 전기 결선(62)을 통해, 그리고 제 1 및 제 2 절연층(5, 7)을 통과하는, 텅스텐으로 채워진 콘택 홀(61)을 통해 드레인 영역(21)에 전기적으로 연결된다. 추가의 콘택 홀은 소스 영역(23)으로부터 출발하여 제 1 및 제 2 절연층(5, 7)을 통해 제 2 절연층(5)의 표면에 있는 비트라인(BL)까지 연장된다.
따라서 오프셋 셀은 그의 전기 콘택팅 및 MOS-트랜지스터(2)를 포함하여 훨씬 더 큰 전체 부피를 요구한다. 그에 비해 적층 셀은 제조시 정확도와 비용의 관점에서 더 높은 조건을 요구한다.
상기 2 개의 메모리 셀 타입에 있어서 제 2 전극(33)에 모두 층 형태의 배리어(4)가 제공되며, 상기 배리어(4)는 수소의 침투로부터 메모리 커패시터(3)를 보호해야 한다. 특히 상기 메모리 커패시터(3)의 유전체(32)는 이미 언급한 바 있는 수소에 민감함 물질로 이루어져있다.
도 1에 도시된 메모리 셀에서는 먼저 유전체 층이 패턴화된 다음 배리어(4)가 제공된다. 콘택 홀(61, 65)의 추후 에칭을 손쉽게 하기 위해, 추후 콘택 홀(61, 65)의 영역 내에 각각, 상기 콘택 홀(61, 65)의 폭보다 큰 폭(Z)을 갖는 개구가 제공되도록 상기 배리어(4)가 패턴화된다. 배리어(4)가 패턴화된 후 제 2 절연층(5)이 제공된다. 이어서 콘택 홀(6, 61, 65)이 에칭되어 금속 증착된다. 마지막으로 상기 제 2 절연층(5)의 표면 또는 금속층 위에 커버층(8)이 하나 더 제공된다.
도 2에는 마찬가지로 각각 적층 셀 타입의 메모리 셀 및 오프셋 셀 타입의 메모리 셀이 도시되어있다. 상기 두 메모리 셀은 배리어(4)의 패턴화의 관점에서 도 1에 도시된 메모리 셀과 차이가 있다. 여기서는 배리어(4) 및 유전체(32)가 특히 동일한 또는 동종의 마스크를 사용하여 공동으로 패턴화된다. 이는 한 편으로는 제조 프로세스의 간편화를 의미하나, 다른 한 편으로는 유전체 층의 가장자리가 배리어(4)에 의해 덮이지 않는다는 것을 의미한다. 도 2에 따른 오프셋 셀의 경우, 배리어(4)가 제 1 전극(31)과 접촉되지 않는다는 장점이 있다. 따라서 배리어(4)로서 도전 재료도 제한없이 사용될 수 있다. 상기 재료가 도 1에 따른 오프셋 셀의 배리어(4)에도 사용된다면, 예컨대 구조적 변경과 같은 특별 조치가 필요하거나, 배리어(4)의 먼저 제공된 부분층이 전기 절연 재료로 이루어져야 한다.
도 1 및 도 2에 도시된 메모리 셀에 배치된 것과 같은, 수소 침투를 막는 배리어의 실시예는 도 3 및 도 4에 따라 더 자세히 설명된다.
도 3은 하부 부분층(411)과 상부 부분층(412)으로 구성된 이산화규소 층(41) 및 하부 부분층(421)과 상부 부분층(422)으로 구성된 배리어층(42)으로 이루어진 4층 구조를 나타낸다. 이산화규소 층의 하부 부분층(411)은 예컨대 도 1 및 도 2에 도시된 메모리 커패시터(3)의 제 2 전극(33) 위에 직접 제공되며, 또한 플라즈마가연소되어 SiO2에 대해 반응이 일어나는 PECVD(Plasma Enhanced chemical Vapor Deposition)-프로세스에서 TEOS-산화막으로서 증착된다.
상기 제 1 부분층(411)이 증착된 후, 메모리 커패시터가 상기 제 1 부분층(411)과 함께 대기압 하에 산소 분위기에서, 바람직하게는 700℃의 온도에서 30분동안 템퍼링된다. 이로써 특히 세라믹 유전체의 경화(어닐링), 제 1 부분층(411)의 제조시 메모리 커패시터 내로 침투한 수소의 방출, 하부 부분층(411)의 압축 및 그에 따른, 추후 방법 단계를 위한 상기 하부 부분층(411)의 준비가 이루어진다. 대안으로서 단시간내에, 그리고 다른 온도에서 템퍼링이 실시될 수 있다. 메모리 커패시터 및 하부 부분층(411)의 온도가 템퍼링시 적어도 5분 동안 500℃로 유지되는 경우 특히 좋은 결과를 얻을 수 있다.
템퍼링 후 출발 기체 SiH4및 N2O를 사용하는 HTO(High Temperature Oxide)-프로세스에서는 약 700℃의 온도 및 40 Pa의 압력에서 상부 부분층(412)이 제 1 부분층(411)의 표면에 직접 증착된다. 이어서 전체 이산화규소 층(41) 및 메모리 커패시터가, 특히 하부 부분층(411)이 제공된 직후와 동일한 조건 하에 다시 템퍼링된다.
이산화규소 층(41)이 여러 단계로 제공됨으로써, 한 편으로는 메모리 커패시터의 손상이 방지되거나 템퍼링에 의해 손상이 복구되며, 다른 한 편으로는 고품질의 이산화규소 층이 제공된다. 하부 부분층(411)의 제공시 온도가 비교적 낮기 때문에, 메모리 커패시터의 손상은 미미하다.
특히 도 1 및 도 2에 도시된 메모리 셀에 필요한 에지 커버 및 그 아래에 놓인 커패시터 층(32, 33)의 에지 커버는 하부 부분층(411)을 제공하는 것으로는 충분하지 않다. 상기 하부 부분층(411)은 이미 상부 부분층(412)이 제공되는 고온 프로세스에서, 특히 현존하는 수소의 차폐로 인해, 그리고 전극(31, 33) 내에 임시로 존재하는 백금 또는 백금족 금속의 촉매 작용이 감소됨으로써, 메모리 커패시터의 광범위한 손상을 예방한다. 고온 프로세스에서 증착된 상부 부분층(412)은 품질이 매우 좋은 에지 커버 및 그 아래에 놓인 층의 에지 커버를 갖는다.
제 2 템퍼링 이후, 이산화규소 층(41)의 상부 부분층(412) 위에 배리어 층(42)의 하부 부분층(412)이 직접 제공된다. 여기에 필요한 증착 프로세스는 원래 공지되어있는 것이며, 하부 부분층(421)의 각 재료에 준하여 조정된다. 상기 하부 부분층(421)은 예컨대 ZrOx, TiN, Ti 또는 AlOx로 이루어질 수 있다. 상기 하부 부분층(421)이 제공된 후 다시 템퍼링될 수 있다.
상기 하부 부분층(421) 위에는 배리어층(42)의 상부 부분층(422)이 직접 제공된다. 바람직하게는 상부 부분층(422)의 재료가 Si3N4이며, 상기 재료는 LPCVD(Low Pressure Chemical Vapor Deposition)-프로세스에서 약 750℃의 온도 및 30 Pa의 압력에서 증착되거나, 또는 PECVD-프로세스에서 증착된다. 상기 프로세스에서 증착된 Si3N4는 수소 침투에 대한 뛰어난 배리어 효과를 나타내며, 실제로 상기 물질 자체에 수소가 함유되어있지 않다. 그러나 Si3N4-층의 제조시 수소 함유가스인 SiH2Cl2(SiH4) 및 NH3가 사용되기 때문에, 하부 부분층(421)을 먼저 제공하는 것이 바람직하며, 이는 비가역적 손상으로부터 메모리 커패시터를 보호한다. 하부 부분층(421)은 수소를 제거하는 증착 프로세스에서 제조될 수 있고, 특히 통상적으로 에칭하기가 어려운 금속 산화물로 형성된다. 그러나 배리어층(42)의 하부 부분층(421)이 전체 배리어층(42)의 완전한 배리어 효과를 가져야만 하는 것은 아니기 때문에, 상기 하부 부분층(421)은 예컨대 약 20 nm의 비교적 얇은 층 두께를 가질 수 있고, 이로써 상기 층이 적당한 비용으로 에칭될 수 있다. 다른 부분층들의 층 두께는 예컨대 이산화규소 층(41)의 하부 부분층(411)의 경우 25 nm, 이산화규소 층(41)의 상부 부분층(412)의 경우 25 nm, 그리고 배리어층(42)의 상부 부분층(422)의 경우 25 nm이다.
수소의 침투를 막는 배리어의 또 다른 실시예가 도 4에 도시되어있다. 여기서는 이산화규소 층(41)의 하부 부분층(411) 및 상부 부분층(412)이 특히 동일한 방식으로 제조되며, 도 3에 따른 실시예의 상응하는 층처럼 템퍼링된다. 그러나 도 4에 따른 배리어층(42)은 하나의 물질로 형성되고, 바람직하게는 연속적인 프로세스에서 제공된다. 좋은 배리어 효과를 증대시키기 위해 배리어층(42)의 두께는 50 내지 100 nm인 것이 바람직하다. 또한 재료로는 특히 TiN, TaN 또는 그밖의 전이 금속의 질화물과 같이 에칭하기 쉬운 재료를 선택하는 것이 바람직하다. 배리어층(42)의 재료로는 LPCVD-SiN, PECVD-SiN, HOx또는 ZrOx도 고려될 수 있다.
본 발명은 도면에 따라 더 자세히 기술된 실시예에 제한되는 것은 아니다.오히려 예컨대 산화규소 층이 연속적인 방법 단계에서 생성된 유일한 층일 수 있으며, 및/또는 부분층들이 제공된 이후에야 비로소 다수의 부분층들의 템퍼링이 실시될 수 있다. 그러나 어떤 경우라도 메모리 커패시터의 특성을 개선시키기 위한 템퍼링이 실시된다.
본 발명을 통해 효과적인 수소 배리어를 제공한 후 간단한 방법으로 콘택홀을 에칭할 수 있게 하는 마이크로일렉트로닉 부품 및 방법을 제공하는 것이 보증된다.

Claims (18)

  1. - 제 1 전극(31), 제 2 전극(32) 및 상기 전극들(31, 32) 사이에 강유전성 또는 상유전성 유전체(33)를 갖는 메모리 커패시터(3)가 기판(1)에 형성되고,
    - 상기 메모리 커패시터(3)에 수소의 침투를 막는 배리어(4)가 형성되는, 마이크로일렉트로닉 부품의 제조 방법에 있어서,
    상기 배리어의 형성시
    - 먼저 이산화규소 층(41)이 생성되고,
    - 상기 메모리 커패시터(3) 및 산화규소 층(41)의 적어도 일부가 템퍼링되며,
    - 템퍼링된 상기 산화규소 층(41) 위에 수소 침투를 막는 배리어층(42)이 제공되는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서,
    상기 배리어층(42)의 적어도 일부가 수소를 제거하는 증착 프로세스에서 제공되는 것을 특징으로 하는 방법.
  3. 제 1항 또는 2항에 있어서,
    상기 배리어층(42)이 각각 수소의 침투를 막는 다수의 부분층(421, 422)으로 구성되는 것을 특징으로 하는 방법.
  4. 제 3항에 있어서,
    상기 배리어층(42)의 제 1 부분층(421)이 제공된 다음, 질화규소로 된 제 2 부분층(422)이 제공되는 것을 특징으로 하는 방법.
  5. 제 4항에 있어서,
    상기 질화규소 층은, 질화규소의 적어도 하나의 전구체가 마이크로파 방사에 의해 활성화되는 LP(Low Pressure)-마이크로파 프로세스에서 증착되는 것을 특징으로 하는 방법.
  6. 제 1항 또는 2항에 있어서,
    상기 배리어층(42)이 제공된 후, 적어도 그 일부가 템퍼링되는 것을 특징으로 하는 방법.
  7. 제 1항 또는 2항에 있어서,
    상기 산화규소 층(41)이 다수의 부분층(411, 412)으로 구성되는 것을 특징으로 하는 방법.
  8. 제 7항에 있어서,
    상기 제 1 부분층(411)이 저온 프로세스에서 증착되는 것을 특징으로 하는방법.
  9. 제 7항에 있어서,
    후속하는 부분층(412)이 고온 프로세스에서 증착되는 것을 특징으로 하는 방법.
  10. 제 7항에 있어서,
    상기 메모리 커패시터(3)의 템퍼링은 산화규소 층(41)의 부분층(411, 412)이 제공된 이후에 실시되는 것을 특징으로 하는 방법.
  11. 제 1항 또는 2항에 있어서,
    상기 메모리 커패시터(3) 및 산화규소 층(41)의 템퍼링은 산소 함유 분위기에서 적어도 500℃의 온도에서 실시되는 것을 특징으로 하는 방법.
  12. a) 기판(1),
    b) 상기 기판(1) 위에 형성된, 제 1 전극(31), 제 2 전극(32) 및 상기 전극들(31, 32) 사이에 강유전성 또는 상유전성 유전체(33)를 갖는 메모리 커패시터(3), 및
    c) 상기 전극들(3, 32) 중 하나 위에 제공된, 상기 메모리 커패시터(3)를 수소 침투로부터 보호하는 배리어(4)를 포함하는 마이크로일렉트로닉 부품에 있어서,
    상기 배리어(4)가
    - 상기 전극(31) 위에 제공된, 산소 함유 분위기에서 템퍼링된 산화규소 층(41) 및
    - 상기 산화규소 층(41) 위에 제공된, 상기 메모리 커패시터(3)를 수소 침투로부터 보호하는 배리어층(42)을 포함하는 것을 특징으로 하는 부품.
  13. 제 12항에 있어서,
    상기 메모리 커패시터(3) 및 배리어(4)가 상기 배리어(4) 위에 제공된 절연층(5) 내에 매립되는 것을 특징으로 하는 부품.
  14. 제 13항에 있어서,
    상기 절연층(5) 내에 텅스텐으로 채워진 콘택 홀(6)이 삽입됨에 따라 전극들(31, 33) 중 하나가 전기적으로 접촉되는 것을 특징으로 하는 부품.
  15. 제 12항 내지 14항 중 어느 한 항에 있어서,
    상기 산화규소 층(41)이 상이한 산화막 구조의, 템퍼링된 2 개의 부분층(411, 412)을 갖는 것을 특징으로 하는 부품.
  16. 제 12항 내지 14항 중 어느 한 항에 있어서,
    상기 배리어층(42)이 상이한 재료로 이루어진 2 개의 부분층(421, 422)을 갖는 것을 특징으로 하는 부품.
  17. 제 16항에 있어서,
    상기 산화규소 층(41)에 더 가까이 놓인 부분층(421)이 금속 산화물을 함유한 재료로 이루어지고, 50 nm 또는 그 미만의 층 두께를 갖는 것을 특징으로 하는 부품.
  18. 제 16항에 있어서,
    상기 산화규소 층(41)으로부터 더 멀리 놓인 부분층(422)이 20 내지 30 nm의 층 두께를 갖는 질화규소 층인 것을 특징으로 하는 부품.
KR10-2001-0051380A 2000-08-24 2001-08-24 마이크로일렉트로닉 부품의 제조 방법 및마이크로일렉트로닉 부품 KR100453793B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE100416853 2000-08-24
DE10041685A DE10041685C2 (de) 2000-08-24 2000-08-24 Verfahren zur Herstellung eines mikroelektronischen Bauelements

Publications (2)

Publication Number Publication Date
KR20020012148A true KR20020012148A (ko) 2002-02-15
KR100453793B1 KR100453793B1 (ko) 2004-10-20

Family

ID=7653702

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0051380A KR100453793B1 (ko) 2000-08-24 2001-08-24 마이크로일렉트로닉 부품의 제조 방법 및마이크로일렉트로닉 부품

Country Status (7)

Country Link
US (1) US6649468B2 (ko)
EP (1) EP1182698A3 (ko)
JP (1) JP3939516B2 (ko)
KR (1) KR100453793B1 (ko)
CN (1) CN1162900C (ko)
DE (1) DE10041685C2 (ko)
TW (1) TW508756B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7071506B2 (en) * 2003-09-05 2006-07-04 Infineon Technologies Ag Device for inhibiting hydrogen damage in ferroelectric capacitor devices
JP2005229001A (ja) 2004-02-16 2005-08-25 Toshiba Corp 半導体装置及び半導体装置の製造方法
CN100431155C (zh) * 2004-06-28 2008-11-05 富士通株式会社 半导体器件及其制造方法
JP2007059705A (ja) * 2005-08-25 2007-03-08 Seiko Epson Corp キャパシタおよびその製造方法、強誘電体メモリ装置の製造方法、アクチュエータの製造方法、並びに、液体噴射ヘッドの製造方法
US7304339B2 (en) * 2005-09-22 2007-12-04 Agile Rf, Inc. Passivation structure for ferroelectric thin-film devices
JP2007165350A (ja) 2005-12-09 2007-06-28 Fujitsu Ltd 半導体装置の製造方法
JP2009105429A (ja) * 2008-12-27 2009-05-14 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
US20130264620A1 (en) * 2012-04-06 2013-10-10 Texas Instruments Incorporated Integrated circuit having ferroelectric memory with dense via barrier
JP6300773B2 (ja) * 2015-10-23 2018-03-28 三菱電機株式会社 半導体圧力センサ
DE112019005572T5 (de) * 2018-11-07 2021-07-15 Sony Semiconductor Solutions Corporation Magentoresistives element und halbleitervorrichtung
US11990470B2 (en) * 2021-09-24 2024-05-21 International Business Machines Corporation Ferroelectric and paraelectric stack capacitors

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5407855A (en) * 1993-06-07 1995-04-18 Motorola, Inc. Process for forming a semiconductor device having a reducing/oxidizing conductive material
DE69426208T2 (de) * 1993-08-05 2001-05-17 Matsushita Electronics Corp Halbleiterbauelement mit Kondensator und dessen Herstellungsverfahren
JP3027941B2 (ja) * 1996-05-14 2000-04-04 日本電気株式会社 誘電体容量素子を用いた記憶装置及び製造方法
JP3028080B2 (ja) * 1997-06-18 2000-04-04 日本電気株式会社 半導体装置の構造およびその製造方法
JP3098474B2 (ja) * 1997-10-31 2000-10-16 日本電気株式会社 半導体装置の製造方法
US6225156B1 (en) * 1998-04-17 2001-05-01 Symetrix Corporation Ferroelectric integrated circuit having low sensitivity to hydrogen exposure and method for fabricating same
US6225656B1 (en) * 1998-12-01 2001-05-01 Symetrix Corporation Ferroelectric integrated circuit with protective layer incorporating oxygen and method for fabricating same
DE19904379A1 (de) * 1999-02-03 2000-08-17 Siemens Ag Mikroelektronische Struktur
US6066868A (en) * 1999-03-31 2000-05-23 Radiant Technologies, Inc. Ferroelectric based memory devices utilizing hydrogen barriers and getters
KR100353808B1 (ko) * 1999-12-28 2002-09-26 주식회사 하이닉스반도체 반도체 소자의 보호막 형성 방법

Also Published As

Publication number Publication date
EP1182698A3 (de) 2002-07-24
US6649468B2 (en) 2003-11-18
JP3939516B2 (ja) 2007-07-04
DE10041685C2 (de) 2002-06-27
KR100453793B1 (ko) 2004-10-20
JP2002076296A (ja) 2002-03-15
CN1162900C (zh) 2004-08-18
TW508756B (en) 2002-11-01
DE10041685A1 (de) 2002-03-21
CN1340853A (zh) 2002-03-20
EP1182698A2 (de) 2002-02-27
US20020025592A1 (en) 2002-02-28

Similar Documents

Publication Publication Date Title
EP1313141B1 (en) Semiconductor device and method of manufacturing the same
KR100808537B1 (ko) 반도체 장치의 제조 방법
KR100423906B1 (ko) 강유전성 메모리 장치 및 그 제조방법
KR20010070394A (ko) 강유전성 반도체 메모리의 제조 방법
WO2003049147A2 (en) Integrated circuits including metal oxide and hydrogen barrier layers and their method of fabrication
WO2001075945A2 (en) Ferroelectric integrated circuit having hydrogen barrier layer
KR100453793B1 (ko) 마이크로일렉트로닉 부품의 제조 방법 및마이크로일렉트로닉 부품
KR101084408B1 (ko) 반도체 장치 및 그 제조방법
KR100335977B1 (ko) 반도체 장치의 제조방법
KR100529429B1 (ko) 반도체장치 및 그 제조방법
KR20030091663A (ko) 반도체 장치 및 그 제조 방법
US20050218443A1 (en) Ferroelectric memory element and its manufacturing method
US20010032992A1 (en) Microelectronic structure, method for fabricating it and its use in a memory cell
KR20010083237A (ko) 반도체기억장치
US20090256259A1 (en) Semiconductor device and method for manufacturing the same
KR100633330B1 (ko) 반도체 장치의 캐패시터 제조방법
US6958501B2 (en) Contact-making structure for a ferroelectric storage capacitor and method for fabricating the structure
KR100875663B1 (ko) 반도체 장치의 캐패시터 제조방법
KR100296128B1 (ko) 강유전 메모리 소자의 캐패시터 제조 방법
KR100687433B1 (ko) 캐패시터의 하부전극 형성 방법
US6815224B2 (en) Low-temperature processing of a ferroelectric strontium bismuth tantalate layer, and fabrication of ferroelectric components using the layer
US20060081902A1 (en) Ferroelectric memory and method of manufacturing the same
KR20010061424A (ko) 이중 캐패시터 보호막 구비하는 강유전체 메모리 소자 및그 제조 방법
KR100399892B1 (ko) 강유전체 캐패시터 형성 방법
KR20060001109A (ko) 반도체 장치의 캐패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080924

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee