JP3939516B2 - マイクロエレクトロニクス構成部材の製造方法及びマイクロエレクトロニクス構成部材 - Google Patents
マイクロエレクトロニクス構成部材の製造方法及びマイクロエレクトロニクス構成部材 Download PDFInfo
- Publication number
- JP3939516B2 JP3939516B2 JP2001253003A JP2001253003A JP3939516B2 JP 3939516 B2 JP3939516 B2 JP 3939516B2 JP 2001253003 A JP2001253003 A JP 2001253003A JP 2001253003 A JP2001253003 A JP 2001253003A JP 3939516 B2 JP3939516 B2 JP 3939516B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- barrier
- partial
- silicon oxide
- deposited
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004377 microelectronic Methods 0.000 title claims description 16
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 230000004888 barrier function Effects 0.000 claims description 77
- 230000015654 memory Effects 0.000 claims description 72
- 239000003990 capacitor Substances 0.000 claims description 59
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 52
- 239000001257 hydrogen Substances 0.000 claims description 49
- 229910052739 hydrogen Inorganic materials 0.000 claims description 49
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 42
- 239000000463 material Substances 0.000 claims description 36
- 238000000034 method Methods 0.000 claims description 34
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 32
- 238000000151 deposition Methods 0.000 claims description 29
- 238000000137 annealing Methods 0.000 claims description 18
- 230000008569 process Effects 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 9
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 9
- 229910052721 tungsten Inorganic materials 0.000 claims description 9
- 239000010937 tungsten Substances 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 7
- 239000001301 oxygen Substances 0.000 claims description 7
- 229910052760 oxygen Inorganic materials 0.000 claims description 7
- 229910044991 metal oxide Inorganic materials 0.000 claims description 6
- 150000004706 metal oxides Chemical class 0.000 claims description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 5
- 238000011049 filling Methods 0.000 claims description 5
- 150000002431 hydrogen Chemical class 0.000 claims description 5
- 230000035515 penetration Effects 0.000 claims description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 5
- 238000005137 deposition process Methods 0.000 claims description 4
- 229910052715 tantalum Inorganic materials 0.000 claims description 3
- 230000008021 deposition Effects 0.000 description 21
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 16
- 235000012239 silicon dioxide Nutrition 0.000 description 10
- 239000000377 silicon dioxide Substances 0.000 description 10
- 239000004065 semiconductor Substances 0.000 description 8
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 7
- 239000010936 titanium Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 6
- 229910052697 platinum Inorganic materials 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 230000009471 action Effects 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 230000003197 catalytic effect Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 239000007772 electrode material Substances 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 229910052723 transition metal Inorganic materials 0.000 description 3
- 150000003624 transition metals Chemical class 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000003750 conditioning effect Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000010924 continuous production Methods 0.000 description 2
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005546 reactive sputtering Methods 0.000 description 2
- 238000006722 reduction reaction Methods 0.000 description 2
- 239000007858 starting material Substances 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- YZCKVEUIGOORGS-IGMARMGPSA-N Protium Chemical compound [1H] YZCKVEUIGOORGS-IGMARMGPSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- 230000002427 irreversible effect Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 229910052762 osmium Inorganic materials 0.000 description 1
- 239000011224 oxide ceramic Substances 0.000 description 1
- 229910052574 oxide ceramic Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- -1 platinum metals Chemical class 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000008092 positive effect Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 150000003609 titanium compounds Chemical class 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
- H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76832—Multiple layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、基板上にメモリキャパシタを作成し、かつメモリキャパシタ上に、水素の侵入から保護するバリア層を作成する、マイクロエレクトロニクス構成部材の製造方法に関する。更に、本発明はこの種のマイクロエレクトロニクス構成部材に関する。
【０００２】
【従来の技術】
通常、マイクロエレクトロニクス半導体メモリ構成部材（ＤＲＡＭ）は、選択トランジスタ又はスイッチングトランジスタ及びメモリキャパシタからなり、前記メモリキャパシタ中では、２つのキャパシタプレートの間に誘電性材料が挿入されている。誘電体として通常たいていは最大約８の相対誘電率（Dielektrizitaetszahl）を有する酸化物層又は窒化物層が使用される。メモリキャパシタの小型化のため並びに不揮発メモリの製造のため、明らかにより高い相対誘電率を有する「新しい」キャパシタ材料（強誘電体又は常誘電体）が必要である。このような材料の例は、刊行物"Neue Dielektrika fuer Gbit-Speicherchips", W. Hoenlein, Phys. Bl. 55 (1999)に挙げられている。不揮発半導体メモリ−構成部材中でより高い集積密度で使用するための強誘電性キャパシタの製造のために、例えば強誘電性材料、例えばＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９（ＳＢＴ又はＳＢＴＮ）、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）又はＢｉ４Ｔｉ３Ｏ１２（ＢＴＯ）が、キャパシタプレート間の誘電体として使用することができる。しかしながら常誘電体材料、例えば（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）を使用することもできる。
【０００３】
しかしながら、この新規の種類の誘電体は、半導体プロセス技術において新しい挑戦がなされなかった。まず、この新規種類の材料は多結晶シリコンの慣用の電極材料ともはや組み合わせることができない。従って、不活性な電極材料、例えば白金金属又はその導電性酸化物（例えばＲｕＯ２）を使用しなければならない。この理由は、強誘電体の堆積の後にこの強誘電体は酸素含有雰囲気中で約５５０〜８００℃の温度で場合により数回アニール（コンディショニング）しなければならないことにある。電極を有する強誘電体の不所望な化学反応を回避するために、従ってこの電極はたいてい白金又は他の十分に熱安定性でかつ不活性の材料、例えば他の白金金属（Ｐｄ、Ｉｒ、Ｒｈ、Ｒｕ、Ｏｓ）から製造される。
【０００４】
メモリキャパシタの集積のために、水素含有雰囲気中で行うプロセス工程が実施される。例えば金属被覆及びトランジスタのコンディショニングのために、９５％まで窒素（Ｎ２）及び５％まで水素（Ｈ２）から構成されるフォーミングガス中でのアニールが必要である。しかしながら、処理されたメモリキャパシタ内へ、つまり誘電体内への水素の侵入は、還元反応により誘電体の酸化物セラミックの劣化を引き起こす。更に、金属間酸化物もしくは窒化ケイ素−パッシベーション層のプラズマアシストする堆積（ＰＥＣＶＤ）は高い水素含有量に基づいて層中で誘電体の強誘電性もしくは常誘電性材料の還元を引き起こす。導電性材料、例えば耐熱金属のタングステン又はチタンの堆積の場合でも水素が生じる。この堆積は例えば層の作成又はコンタクトホールの充填に用いる。
【０００５】
更に、メモリキャパシタ中への水素の侵入は、構造特性にも不利な影響を及ぼす。例えば剥離作用が生じる。
【０００６】
水素の侵入に対するバリアとしてメモリキャパシタ上に窒化ケイ素を被着することはすでに公知である。窒化ケイ素は例えばＬＰＣＶＤ（低圧化学蒸着；Low Pressure Chemical Vapor Deposition）法により例えば７５０℃で堆積される。窒化ケイ素形成の場合の出発物質はＳｉＨ２Ｃｌ２及びＮＨ３である。しかしながら、この堆積の際に水素−ラジカル形成が生じ、それによりメモリキャパシタが損傷する。
【０００７】
更に、水素バリアを水素の存在なしで析出することができる材料から作成することは公知である。このような材料についての例はＡｌＯｘ、ＴｉＯｘ、ＴｉＯｘＮｙである。しかしながらこれらの酸化物材料は、エッチングが困難であり、通常の酸化ケイ素層をバリア上に被着した後で著しいコストをかけて、メモリキャパシタの電極までのコンタクトホールを及び／又はバリアを通過して基板材料までのコンタクトホールをエッチングすることができるにすぎない。
【０００８】
同様に、コンタクトホールを、タングステンで充填することを省略し、その代わりにアルミニウムを用いることがすでに提案されている。現在市販の強誘電性の誘電体を有する製品は、従って金属被覆材料としてアルミニウムを用いて実施している。しかしながら、タングステンを用いた場合に充填すべき領域は、アルミニウムを用いた場合よりも信頼性が著しく高い。いずれにせよ、半導体メモリの更なる小型化及び更なるメモリ密度の向上の過程で、アルミニウムを用いて充填する今日公知の方法は断念しなければならない。
【０００９】
【発明が解決しようとする課題】
本発明の課題は、有効な水素バリアを簡単な方法で被着した後にコンタクトホールをエッチングできるような冒頭に述べた種類の方法及びマイクロエレクトロニクス構成部材を提供することである。この場合、水素バリアの被着によりメモリキャパシタの著しい損傷は生じない。
【００１０】
【課題を解決するための手段】
前記の課題は、請求項１の特徴部を有する方法及び請求項１２の特徴部を有する構成部材により解決される。実施態様はそれぞれ引用形式請求項の対象である。
【００１１】
本発明による方法の基本思想は、バリアを形成させる際にまず酸化ケイ素−層を作成することにある。このメモリキャパシタ及び少なくとも酸化ケイ素−層の一部はアニールされる、つまり特に酸化ケイ素−層の堆積の直後に引き続き熱処理にさらされる。例えばメモリキャパシタ及び酸化ケイ素−層を５００℃以上の温度で、有利に６５０℃以上の温度で酸素雰囲気中で加熱する。
【００１２】
アニールした酸化ケイ素−層上に、水素の侵入から保護するバリア層を被着する。
【００１３】
特に、メモリキャパシタの電極が白金又は白金金属を含有する場合、酸化ケイ素層は白金又は白金金属から、水素の存在で特にメモリキャパシタの重大な損傷を引き起こす触媒活性を奪う。従って、引き続く水素が存在するプロセス工程によりメモリキャパシタはわずかに損傷を受けるか又は全く損傷を受けない。従って、有利に酸化ケイ素−層を電極材料上に直接被着する。
【００１４】
メモリキャパシタ及び酸化ケイ素の少なくとも一部のアニールもしくは熱処理は、酸化ケイ素の被着の際にメモリキャパシタの付近にまで侵入しているか又はメモリキャパシタ内に侵入している水素を再び遠ざける。有利に、このアニールは酸素含有雰囲気中で行われるため、酸素が水素と結合する（水分子−形成）。このアニールはすでに水素バリア−層の被着の前に誘電体の必要な調整を行う。
【００１５】
酸化ケイ素層の少なくとも一部を低温プロセス、特にＰＥＣＶＤ（プラズマ化学蒸着；Plasma Enhanced Chemical Vapor Deposition）法で堆積させるのが有利である。この場合、温度は例えば約３５０℃である。低温プロセスの著しい利点は、存在する水素がメモリキャパシタの永続的な損傷を引き起こさない点にある。有利に明らかに高い温度での引き続くアニールにより、メモリキャパシタ内に侵入した水素を戻すことができる。さらに、高温で進行することができる水素と誘電体材料との化学反応は低温では進行しない。
【００１６】
特に堆積よりも高い温度でアニールを行う場合に、このアニールにより酸化ケイ素−層は一般に緻密化される。それによりまず最初に水素の侵入からの保護がすでに生じる。
【００１７】
最終的に、酸化ケイ素−層のアニールは後続する製造工程間の酸化ケイ素−層の特性に好ましい作用を及ぼす、それというのも酸化ケイ素−層はすでにアニールの間に、一般に構造変化を引き起こす温度にさらされているためである。この種の構造変化は、例えば後続するバリア層の被着の間では望ましくない、それというのも、この構造変化はバリア層の構造及び付着挙動に望ましくない影響を及ぼしかねないためである。同様のことが、引き続きバリア層上に被着される材料、例えばメモリキャパシタ及びバリアを埋め込む絶縁層にも通用する。
【００１８】
すでに被着された部分層上に被着された酸化ケイ素−層の部分層を高温プロセス、特にＨＴＯ（高温酸化物；High Temperature Oxide）法で堆積させるのが有利である。高温のためにこの部分層を引き続きアニールすることなしに高い密度を有する酸化ケイ素を作成することができる。しかしながら、メモリキャパシタの侵入した水素による場合による損傷を回復させるため及び／又は侵入した水素の熱処理による排除のために、この部分層の被着の後に熱処理を実施するのが有利である。
【００１９】
本発明により、電気的接続のために、特に前記の絶縁層及びバリア層中に穿設されたコンタクトホールの充填のために、タングステンを使用することが可能である、それというのも、このキャパシタはバリアにより水素の侵入から効果的に保護可能であるためである。従って、更なる小型化が可能であり、マイクロエレクトロニクスメモリ構成部材においてより高いメモリ密度を達成することができる。
【００２０】
水素不含の堆積プロセスでアニールした酸化ケイ素−層上にバリア層の少なくとも一部を被着するのが有利である。この場合、バリア層の一部の厚さは、それ自体エッチングするのが困難な材料、例えば金属酸化物の場合に、バリア層を適切なコストでエッチングできる程度に薄く維持することができる。バリア層のこの種の部分層を被着させる場合、更なる部分層は水素の存在で被着することができる、それというのも予め被着されたバリア層の一部がメモリキャパシタを水素から保護するためである。
【００２１】
バリア層の少なくとも一部を水素の存在で被着もしくは堆積させる場合、その後にメモリキャパシタ、酸化ケイ素−層及びすでに被着したバリア層の一部のアニールを実施するのが有利である。これにはバリア層の被着の前のアニールと同様のことが通用する。
【００２２】
有利な実施態様の場合に、最初に被着された部分層ではないバリア層の一部が窒化ケイ素からなるか、もしくは窒化ケイ素−層を被着する。この場合、予め被着したバリア層の少なくとも部分層が、窒化ケイ素−層の被着の際に存在する水素に対する緩衝層として機能する。予め被着した部分層の材料に応じて、この材料は水素を遮断するか及び／又は水素を吸蔵する。水素を吸蔵する材料は、例えばチタン及びたいていはチタン化合物である。
【００２３】
バリア層のための材料として、特に、Ｔｉ、ＴｉＮ、ＴｉＯｘ（例えば反応性スパッタリング又は例えば酸素雰囲気中で５分間７００℃でＴｉから酸化させる）、Ｔａ、ＴａＮ、ＴａＯｘ（例えば反応性スパッタリング又は例えば酸素雰囲気中で５分間７００℃でＴａから酸化させる）、ＡｌＯｘ、ＮｂＯｘ、ＺｒＯｘ及び／又はＳｉｘＮｙが適している。
【００２４】
特にＳｉｘＮｙからなるバリア層又は部分層は、ＬＰＣＶＤ（低圧化学蒸着；Low Pressure Chemical Vapor Deposition）プロセスで約６００〜７５０℃、有利に６６０℃で３０Ｐａの圧力で堆積させることができる。更にＳｉｘＮｙ層はＬＰ（低圧）マイクロ波プロセスで堆積させることができ、その際、まずＳｉｘＮｙをマイクロ波ビームにより活性化させる。この方法は、ＬＰＣＶＤ−プロセスの場合に存在するＮＨ３を回避でき、これは水素を生成する出発物質である。
【００２５】
ＳｉＮ−層はスパッタリングにより製造することもでき、それにより同様に堆積の間のＨ２の発生は回避される。
【００２６】
２以上の部分層の形で酸化ケイ素−層を作成することにより（この場合、部分層は異なる製造プロセスで被着され、従って異なる酸化物構造を有する）、メモリキャパシタの上記したような損傷は十分に回避できる。それにより、更に本来のバリア層の被着のための良好な下地が作成され、メモリキャパシタの外側にある電極中に存在する白金又は白金金属の触媒作用を低減できる。
【００２７】
バリア層は異なる材料からなる２つの部分層を有するのが有利である。特に酸化ケイ素−層の近くにある部分層は金属酸化物含有材料からなり、５０ｎｍ以下の、有利に約２０ｎｍの層厚を有する。金属酸化物のための金属として、すでに前記した材料の他に全ての遷移金属が挙げられる。またバリア層の部分層のため又はバリア層のための材料として全ての遷移金属の窒化物も挙げられる。特に、酸化ケイ素−層から離れている部分層は、有利に約２５ｎｍの層厚を有する窒化ケイ素−層である。
【００２８】
【実施例】
次に本発明を実施例により詳説する。この場合、添付図面を参照する。
【００２９】
図１の左側部分では共通の半導体基板１上のスタックトセル型メモリセルを及び右側ではオフセットセル型メモリセルを示す。図面のほぼ中央にあるジグザグの線は、両方の異なるメモリセルが実際には同じ半導体基板上に配置されないことを意味している。
【００３０】
半導体基板１上に２つのメモリセルのために共通のソース領域２３が設けられている。更にそれぞれ１つのドレイン領域２１が設けられている。ドレインとソースとの間にそれぞれ１つのゲート２２が存在し、両方のメモリセルのそれぞれに対してＭＯＳ型トランジスタ２が形成されており、これは選択トランジスタとして用いる。ゲート２２はそれぞれワードラインＷＬと電気的に接続している。ワードラインＷＬ及びＭＯＳ型トランジスタ２は、例えばＳｉＯ２からなる第１の絶縁層７中に埋め込まれている。
【００３１】
左側部分に示されたスタックトセル構造のメモリセルのドレイン領域２１はタングステンで充填されたコンタクトホール６４を介して第１の絶縁層７の上方に設けられたメモリキャパシタの第１の電極３１と接続している。第１の電極３１上に強誘電性材料からなるか又は常誘電性材料からなる、８よりも大きい相対誘電率を有する誘電体３２が被着している。更に誘電体３２上には第２の電極３３が被着しており、その結果、第１及び第２の電極３１，３３はその間にある誘電体３２と共にメモリキャパシタ３を形成する。
【００３２】
メモリキャパシタの基本構造に関しては、右側部分に示されたオフセットセル型メモリセルの場合にも同様のことが該当する。しかしながら、これらのオフセットセル及びスタックトセルは第１の絶縁層の表面に沿ったキャパシタ層３１，３２，３３の延在に関して及び電極３１，３３の電気的接続に関して区別される。スタックトセルの場合、電極３１はすでに記載されたように下側に接続している。それに対してオフセットセルの場合は第１の電極３１は、第１の電極３１の上方に誘電体３２も第２の電極３３も延在していない領域内で上側に接続している。このため、コンタクトホール６はメモリキャパシタ３が埋め込まれている第２の絶縁層５を貫通してエッチングされ、タングステンで充填されている。第２の電極３３の接続は、両方のセルタイプの場合とも上側で、それぞれ第２の絶縁層５を貫通するコンタクトホール６を通して行われる。オフセットセル（右側部分）の場合、第２の電極３３はさらに、第２の絶縁層５の表面に沿って延在する電気的接続部６２を介して及びタングステンで充填されたコンタクトホール６１を介して、第１及び第２の絶縁層５，７を貫通してドレイン領域２１と電気的に接続している。もう一つのコンタクトホール６５はソース領域２３から出発して第１及び第２の絶縁層５，７を貫通して第２の絶縁層５の表面にまで延び、ビットラインＢＬになる。
【００３３】
オフセットセルは従って、その電気的接続を含めて及びＭＯＳ型トランジスタ２を含めて著しく大きな構造体積を必要とする。それに対してスタックトセルはこの製造の際に精密性及びコストに関してより高い要求が課せられる。
【００３４】
両方のセルタイプの場合、第２の電極３３上に層上のバリア４が被着されており、このバリア４はメモリキャパシタ３を水素の侵入から保護している。特にメモリキャパシタ３の誘電体３２はすでに前記した水素に敏感な材料からなる。
【００３５】
図１に示したメモリセルの場合、まず誘電体層を構造化し、引き続きバリア４を被着する。後にコンタクトホール６１，６５のエッチングを容易にするために、バリア４は後のコンタクトホール６１，６５の領域内でそれぞれ、コンタクトホール６１，６５の幅よりも大きい幅Ｚを有する開口部が設けられるように構造化する。バリア４の構造化の後に第２の絶縁層５を被着する。引き続きコンタクトホール６，６１，６５をエッチングし、金属充填する。引き続きカバー層８を第２の絶縁層５の表面上にもしくは金属充填箇所上に被着する。
【００３６】
図２でも同様に、スタックトセル型及びオフセットセル型のメモリセルがそれぞれ示されている。この両方のメモリセルは、図１に示したメモリセルとはバリア４の構造化に関して異なっている。ここではバリア４及び誘電体３２は一緒に構造化され、特に同じか又は同類のマスクを使用して構造化される。このことは一方で製造プロセスの簡素化を意味し、他方では誘電層の縁部がバリア４により覆われていないこととなる。図２によるオフセットセルの場合、バリア４が第１の電極３１と接触していないのが有利である。従って、バリア４のために制限無く導電性材料を使用することができる。このような材料を図１によるオフセットセルのバリア４の場合に使用する場合、特別な手段が必要である、例えば構造的変更画筆用となるか又は最初に設置されるバリア層４の部分層が絶縁材料からならなければならない。
【００３７】
図１及び図２に示されたメモリセルにおいて存在するような水素の侵入に対するバリア層の実施例は、次に図３及び図４によって詳説する。
【００３８】
図３は、下側部分層４１１及び上側部分層４１２からなる二酸化ケイ素−層４１及び下側部分層４２１と上側部分層４２２とからなるバリア層４２を備えた４層構造を示す。二酸化ケイ素−層４１の下側部分層４１１は例えば図１及び図２に示されたメモリキャパシタ３の第２の電極３３上に直接被着され、特にプラズマが点火されて、ＳｉＯ２への反応を励起させるＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法で、ＴＥＯＳ−酸化物として被着される。
【００３９】
第１の部分層４１１の被着後にメモリキャパシタを第１の部分層４１１と共に、７００℃の温度で、３０分間、酸素雰囲気中で大気圧でアニールする。これは特にセラミック誘電体の回復（アニーリング）のため、メモリキャパシタ中の第１の部分層４１１の製造の際に侵入した水素の追い出しのため、及び下側部分層４１１の緻密化のため、ひいては更なる方法工程のための準備のためである。また、アニールを短時間及び他の温度で行うこともできる。特に、メモリキャパシタ及び下側部分層４１１の温度がアニールの間に少なくとも５分間５００℃である場合に良好な結果が達成される。
【００４０】
アニールの後にＨＴＯ（High Temperature Oxide）プロセスで出発ガスＳｉＨ４及びＮ２Ｏを用いて約７００℃で、４０Ｐａの圧力で上側層４１２を第１の層４１１の表面上に直接堆積させる。引き続き全体の二酸化ケイ素層４１及びメモリキャパシタを再び、下側部分層４１１の被着の後に直接行ったと同様の条件下でアニールする。
【００４１】
複数の工程で二酸化ケイ素−層４１を被着することにより、一方でメモリキャパシタの損傷が抑制されるかもしくはアニールにより損傷が回復し、他方ではより高い品質の二酸化ケイ素−層が被着される。下側部分層４１１の被着の際に温度は比較的低いため、メモリキャパシタの損傷はわずかに過ぎない。特に図１及び図２に示されたメモリセルのために必要な縁部のカバー及びその下にあるキャパシタ層３２、３３の縁部のカバーは、下側部分層４１１の被着によってもなお不十分である。しかしながら、この下側部分層４１１は、上側層４１２を被着する高温プロセスにおいてメモリキャパシタの損傷の進行を、特に存在する水素を遮蔽しかつ場合により電極３１，３３中に存在する白金又は白金金属の触媒活性を低減することにより抑制する。高温プロセスにおいて堆積された上側部分層４１２はその下にある層の良好な縁部及び周辺部のカバーを示す。
【００４２】
第２のアニールの後で二酸化ケイ素−層４１の上側部分層４１２上にバリア層４２の下側部分層４２１を被着する。このために必要な堆積プロセスは自体公知であり、下側部分層４２１のそれぞれの材料に依存する。これは例えばＺｒＯｘ、ＴｉＮ、Ｔｉ又はＡｌＯｘからなることができる。下側部分層４２１の被着後に新たにアニールすることができる。
【００４３】
下側部分層４２１上に直接、バリア層４２の上側部分層４２２を被着する。有利に上側部分層４２２の材料はＳｉ３Ｎ４であり、この材料はＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）プロセスで約７５０℃で３０Ｐａの圧力で又はＰＥＣＶＤプロセスで堆積させる。このプロセスで堆積させたＳｉ３Ｎ４は、水素の侵入に対して優れたバリア作用を示し、それ自体実際に水素を含有しない。しかしながら、Ｓｉ３Ｎ４層の製造の際に水素含有ガスＳｉＨ２Ｃｌ２（ＳｉＨ４）及びＮＨ３を使用するため、下側部分層４２１を予め被着させておきかつ不可逆な損傷からメモリキャパシタを保護するのが有利である。下側部分層４２１は水素不含の堆積プロセスで製造することができ、特に一般にエッチングが困難な金属酸化物からなる。しかしながらバリア層４２の下側部分層４２１は、全体のバリア層４２の完全なバリア作用を有していないため、下側部分層４２１は例えば約２０ｎｍの比較的薄い層厚を有し、その結果、この層は適切なコストでエッチングすることができる。他の部分層の層厚は例えば二酸化ケイ素−層４１の下側部分層４１１の場合には約２５ｎｍであり、二酸化ケイ素−層４１の上側部分層４１２の場合には２５ｎｍであり、バリア層４２の上側部分層４２２の場合には２５ｎｍである。
【００４４】
水素の侵入に対するバリアのもう一つの実施例を図４に示す。この場合、二酸化ケイ素−層４１の下側部分層４１１及び上側部分層４１２は、特に、図３による実施例の相当する層と同様に製造され、アニールされる。しかしながら、図４のバリア層４２は１つの材料からなり、有利に連続的プロセスで被着される。良好なバリア作用を発揮するために５０〜１００ｎｍのバリア層４２の層厚が有利である。更に、材料として容易にエッチング可能な材料を選択する、特にＴｉＮ、ＴａＮ又は他の遷移金属の窒化物を選択するのが有利である。バリア層４２のための材料として同様にＬＰＶＣＶＤ−ＳｉＮ、ＰＥＣＶＤ−ＳｉＮ、ＨＯｘ又はＺｒＯｘも考えられる。
【００４５】
本発明は図面により詳細に記載したこの実施例に限定されるものではない。むしろ、例えば酸化ケイ素−層は１つの連続する方法工程で製造された層であってもよく及び／又は複数の部分層のアニールをこれらの部分層の被着後に初めて行うこともできる。しかしながらいずれの場合でもこのアニールはメモリキャパシタの特性を改善をもたらす。
【図面の簡単な説明】
【図１】スタックトセル構造によるＤＲＡＭメモリセル及びオフセットセル構造によるＤＲＡＭメモリセルの断面図
【図２】さらに２種のメモリセルの断面図
【図３】第１の実施態様による水素バリアの層構造の断面図
【図４】第２の実施態様による水素バリアの層構造の断面図
【符号の説明】
１ 半導体基板
２ ＭＯＳ型トランジスタ
３ メモリキャパシタ
４ バリア
５ 第２の絶縁層
６，２９，６１，６４，６５ コンタクトホール
７ 第１の絶縁層
８ カバー層
２１ ドレイン領域
２２ ゲート
２３ ソース領域
３１ 第１の電極
３２ 誘電体
３３ 第２の電極
４１ 二酸化ケイ素−層
６２ 電気的接続部
４１１ 下側部分層
４１２ 上側部分層
４２１ 下側部分層
４２２ 上側部分層
【発明の属する技術分野】
本発明は、基板上にメモリキャパシタを作成し、かつメモリキャパシタ上に、水素の侵入から保護するバリア層を作成する、マイクロエレクトロニクス構成部材の製造方法に関する。更に、本発明はこの種のマイクロエレクトロニクス構成部材に関する。
【０００２】
【従来の技術】
通常、マイクロエレクトロニクス半導体メモリ構成部材（ＤＲＡＭ）は、選択トランジスタ又はスイッチングトランジスタ及びメモリキャパシタからなり、前記メモリキャパシタ中では、２つのキャパシタプレートの間に誘電性材料が挿入されている。誘電体として通常たいていは最大約８の相対誘電率（Dielektrizitaetszahl）を有する酸化物層又は窒化物層が使用される。メモリキャパシタの小型化のため並びに不揮発メモリの製造のため、明らかにより高い相対誘電率を有する「新しい」キャパシタ材料（強誘電体又は常誘電体）が必要である。このような材料の例は、刊行物"Neue Dielektrika fuer Gbit-Speicherchips", W. Hoenlein, Phys. Bl. 55 (1999)に挙げられている。不揮発半導体メモリ−構成部材中でより高い集積密度で使用するための強誘電性キャパシタの製造のために、例えば強誘電性材料、例えばＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９（ＳＢＴ又はＳＢＴＮ）、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）又はＢｉ４Ｔｉ３Ｏ１２（ＢＴＯ）が、キャパシタプレート間の誘電体として使用することができる。しかしながら常誘電体材料、例えば（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）を使用することもできる。
【０００３】
しかしながら、この新規の種類の誘電体は、半導体プロセス技術において新しい挑戦がなされなかった。まず、この新規種類の材料は多結晶シリコンの慣用の電極材料ともはや組み合わせることができない。従って、不活性な電極材料、例えば白金金属又はその導電性酸化物（例えばＲｕＯ２）を使用しなければならない。この理由は、強誘電体の堆積の後にこの強誘電体は酸素含有雰囲気中で約５５０〜８００℃の温度で場合により数回アニール（コンディショニング）しなければならないことにある。電極を有する強誘電体の不所望な化学反応を回避するために、従ってこの電極はたいてい白金又は他の十分に熱安定性でかつ不活性の材料、例えば他の白金金属（Ｐｄ、Ｉｒ、Ｒｈ、Ｒｕ、Ｏｓ）から製造される。
【０００４】
メモリキャパシタの集積のために、水素含有雰囲気中で行うプロセス工程が実施される。例えば金属被覆及びトランジスタのコンディショニングのために、９５％まで窒素（Ｎ２）及び５％まで水素（Ｈ２）から構成されるフォーミングガス中でのアニールが必要である。しかしながら、処理されたメモリキャパシタ内へ、つまり誘電体内への水素の侵入は、還元反応により誘電体の酸化物セラミックの劣化を引き起こす。更に、金属間酸化物もしくは窒化ケイ素−パッシベーション層のプラズマアシストする堆積（ＰＥＣＶＤ）は高い水素含有量に基づいて層中で誘電体の強誘電性もしくは常誘電性材料の還元を引き起こす。導電性材料、例えば耐熱金属のタングステン又はチタンの堆積の場合でも水素が生じる。この堆積は例えば層の作成又はコンタクトホールの充填に用いる。
【０００５】
更に、メモリキャパシタ中への水素の侵入は、構造特性にも不利な影響を及ぼす。例えば剥離作用が生じる。
【０００６】
水素の侵入に対するバリアとしてメモリキャパシタ上に窒化ケイ素を被着することはすでに公知である。窒化ケイ素は例えばＬＰＣＶＤ（低圧化学蒸着；Low Pressure Chemical Vapor Deposition）法により例えば７５０℃で堆積される。窒化ケイ素形成の場合の出発物質はＳｉＨ２Ｃｌ２及びＮＨ３である。しかしながら、この堆積の際に水素−ラジカル形成が生じ、それによりメモリキャパシタが損傷する。
【０００７】
更に、水素バリアを水素の存在なしで析出することができる材料から作成することは公知である。このような材料についての例はＡｌＯｘ、ＴｉＯｘ、ＴｉＯｘＮｙである。しかしながらこれらの酸化物材料は、エッチングが困難であり、通常の酸化ケイ素層をバリア上に被着した後で著しいコストをかけて、メモリキャパシタの電極までのコンタクトホールを及び／又はバリアを通過して基板材料までのコンタクトホールをエッチングすることができるにすぎない。
【０００８】
同様に、コンタクトホールを、タングステンで充填することを省略し、その代わりにアルミニウムを用いることがすでに提案されている。現在市販の強誘電性の誘電体を有する製品は、従って金属被覆材料としてアルミニウムを用いて実施している。しかしながら、タングステンを用いた場合に充填すべき領域は、アルミニウムを用いた場合よりも信頼性が著しく高い。いずれにせよ、半導体メモリの更なる小型化及び更なるメモリ密度の向上の過程で、アルミニウムを用いて充填する今日公知の方法は断念しなければならない。
【０００９】
【発明が解決しようとする課題】
本発明の課題は、有効な水素バリアを簡単な方法で被着した後にコンタクトホールをエッチングできるような冒頭に述べた種類の方法及びマイクロエレクトロニクス構成部材を提供することである。この場合、水素バリアの被着によりメモリキャパシタの著しい損傷は生じない。
【００１０】
【課題を解決するための手段】
前記の課題は、請求項１の特徴部を有する方法及び請求項１２の特徴部を有する構成部材により解決される。実施態様はそれぞれ引用形式請求項の対象である。
【００１１】
本発明による方法の基本思想は、バリアを形成させる際にまず酸化ケイ素−層を作成することにある。このメモリキャパシタ及び少なくとも酸化ケイ素−層の一部はアニールされる、つまり特に酸化ケイ素−層の堆積の直後に引き続き熱処理にさらされる。例えばメモリキャパシタ及び酸化ケイ素−層を５００℃以上の温度で、有利に６５０℃以上の温度で酸素雰囲気中で加熱する。
【００１２】
アニールした酸化ケイ素−層上に、水素の侵入から保護するバリア層を被着する。
【００１３】
特に、メモリキャパシタの電極が白金又は白金金属を含有する場合、酸化ケイ素層は白金又は白金金属から、水素の存在で特にメモリキャパシタの重大な損傷を引き起こす触媒活性を奪う。従って、引き続く水素が存在するプロセス工程によりメモリキャパシタはわずかに損傷を受けるか又は全く損傷を受けない。従って、有利に酸化ケイ素−層を電極材料上に直接被着する。
【００１４】
メモリキャパシタ及び酸化ケイ素の少なくとも一部のアニールもしくは熱処理は、酸化ケイ素の被着の際にメモリキャパシタの付近にまで侵入しているか又はメモリキャパシタ内に侵入している水素を再び遠ざける。有利に、このアニールは酸素含有雰囲気中で行われるため、酸素が水素と結合する（水分子−形成）。このアニールはすでに水素バリア−層の被着の前に誘電体の必要な調整を行う。
【００１５】
酸化ケイ素層の少なくとも一部を低温プロセス、特にＰＥＣＶＤ（プラズマ化学蒸着；Plasma Enhanced Chemical Vapor Deposition）法で堆積させるのが有利である。この場合、温度は例えば約３５０℃である。低温プロセスの著しい利点は、存在する水素がメモリキャパシタの永続的な損傷を引き起こさない点にある。有利に明らかに高い温度での引き続くアニールにより、メモリキャパシタ内に侵入した水素を戻すことができる。さらに、高温で進行することができる水素と誘電体材料との化学反応は低温では進行しない。
【００１６】
特に堆積よりも高い温度でアニールを行う場合に、このアニールにより酸化ケイ素−層は一般に緻密化される。それによりまず最初に水素の侵入からの保護がすでに生じる。
【００１７】
最終的に、酸化ケイ素−層のアニールは後続する製造工程間の酸化ケイ素−層の特性に好ましい作用を及ぼす、それというのも酸化ケイ素−層はすでにアニールの間に、一般に構造変化を引き起こす温度にさらされているためである。この種の構造変化は、例えば後続するバリア層の被着の間では望ましくない、それというのも、この構造変化はバリア層の構造及び付着挙動に望ましくない影響を及ぼしかねないためである。同様のことが、引き続きバリア層上に被着される材料、例えばメモリキャパシタ及びバリアを埋め込む絶縁層にも通用する。
【００１８】
すでに被着された部分層上に被着された酸化ケイ素−層の部分層を高温プロセス、特にＨＴＯ（高温酸化物；High Temperature Oxide）法で堆積させるのが有利である。高温のためにこの部分層を引き続きアニールすることなしに高い密度を有する酸化ケイ素を作成することができる。しかしながら、メモリキャパシタの侵入した水素による場合による損傷を回復させるため及び／又は侵入した水素の熱処理による排除のために、この部分層の被着の後に熱処理を実施するのが有利である。
【００１９】
本発明により、電気的接続のために、特に前記の絶縁層及びバリア層中に穿設されたコンタクトホールの充填のために、タングステンを使用することが可能である、それというのも、このキャパシタはバリアにより水素の侵入から効果的に保護可能であるためである。従って、更なる小型化が可能であり、マイクロエレクトロニクスメモリ構成部材においてより高いメモリ密度を達成することができる。
【００２０】
水素不含の堆積プロセスでアニールした酸化ケイ素−層上にバリア層の少なくとも一部を被着するのが有利である。この場合、バリア層の一部の厚さは、それ自体エッチングするのが困難な材料、例えば金属酸化物の場合に、バリア層を適切なコストでエッチングできる程度に薄く維持することができる。バリア層のこの種の部分層を被着させる場合、更なる部分層は水素の存在で被着することができる、それというのも予め被着されたバリア層の一部がメモリキャパシタを水素から保護するためである。
【００２１】
バリア層の少なくとも一部を水素の存在で被着もしくは堆積させる場合、その後にメモリキャパシタ、酸化ケイ素−層及びすでに被着したバリア層の一部のアニールを実施するのが有利である。これにはバリア層の被着の前のアニールと同様のことが通用する。
【００２２】
有利な実施態様の場合に、最初に被着された部分層ではないバリア層の一部が窒化ケイ素からなるか、もしくは窒化ケイ素−層を被着する。この場合、予め被着したバリア層の少なくとも部分層が、窒化ケイ素−層の被着の際に存在する水素に対する緩衝層として機能する。予め被着した部分層の材料に応じて、この材料は水素を遮断するか及び／又は水素を吸蔵する。水素を吸蔵する材料は、例えばチタン及びたいていはチタン化合物である。
【００２３】
バリア層のための材料として、特に、Ｔｉ、ＴｉＮ、ＴｉＯｘ（例えば反応性スパッタリング又は例えば酸素雰囲気中で５分間７００℃でＴｉから酸化させる）、Ｔａ、ＴａＮ、ＴａＯｘ（例えば反応性スパッタリング又は例えば酸素雰囲気中で５分間７００℃でＴａから酸化させる）、ＡｌＯｘ、ＮｂＯｘ、ＺｒＯｘ及び／又はＳｉｘＮｙが適している。
【００２４】
特にＳｉｘＮｙからなるバリア層又は部分層は、ＬＰＣＶＤ（低圧化学蒸着；Low Pressure Chemical Vapor Deposition）プロセスで約６００〜７５０℃、有利に６６０℃で３０Ｐａの圧力で堆積させることができる。更にＳｉｘＮｙ層はＬＰ（低圧）マイクロ波プロセスで堆積させることができ、その際、まずＳｉｘＮｙをマイクロ波ビームにより活性化させる。この方法は、ＬＰＣＶＤ−プロセスの場合に存在するＮＨ３を回避でき、これは水素を生成する出発物質である。
【００２５】
ＳｉＮ−層はスパッタリングにより製造することもでき、それにより同様に堆積の間のＨ２の発生は回避される。
【００２６】
２以上の部分層の形で酸化ケイ素−層を作成することにより（この場合、部分層は異なる製造プロセスで被着され、従って異なる酸化物構造を有する）、メモリキャパシタの上記したような損傷は十分に回避できる。それにより、更に本来のバリア層の被着のための良好な下地が作成され、メモリキャパシタの外側にある電極中に存在する白金又は白金金属の触媒作用を低減できる。
【００２７】
バリア層は異なる材料からなる２つの部分層を有するのが有利である。特に酸化ケイ素−層の近くにある部分層は金属酸化物含有材料からなり、５０ｎｍ以下の、有利に約２０ｎｍの層厚を有する。金属酸化物のための金属として、すでに前記した材料の他に全ての遷移金属が挙げられる。またバリア層の部分層のため又はバリア層のための材料として全ての遷移金属の窒化物も挙げられる。特に、酸化ケイ素−層から離れている部分層は、有利に約２５ｎｍの層厚を有する窒化ケイ素−層である。
【００２８】
【実施例】
次に本発明を実施例により詳説する。この場合、添付図面を参照する。
【００２９】
図１の左側部分では共通の半導体基板１上のスタックトセル型メモリセルを及び右側ではオフセットセル型メモリセルを示す。図面のほぼ中央にあるジグザグの線は、両方の異なるメモリセルが実際には同じ半導体基板上に配置されないことを意味している。
【００３０】
半導体基板１上に２つのメモリセルのために共通のソース領域２３が設けられている。更にそれぞれ１つのドレイン領域２１が設けられている。ドレインとソースとの間にそれぞれ１つのゲート２２が存在し、両方のメモリセルのそれぞれに対してＭＯＳ型トランジスタ２が形成されており、これは選択トランジスタとして用いる。ゲート２２はそれぞれワードラインＷＬと電気的に接続している。ワードラインＷＬ及びＭＯＳ型トランジスタ２は、例えばＳｉＯ２からなる第１の絶縁層７中に埋め込まれている。
【００３１】
左側部分に示されたスタックトセル構造のメモリセルのドレイン領域２１はタングステンで充填されたコンタクトホール６４を介して第１の絶縁層７の上方に設けられたメモリキャパシタの第１の電極３１と接続している。第１の電極３１上に強誘電性材料からなるか又は常誘電性材料からなる、８よりも大きい相対誘電率を有する誘電体３２が被着している。更に誘電体３２上には第２の電極３３が被着しており、その結果、第１及び第２の電極３１，３３はその間にある誘電体３２と共にメモリキャパシタ３を形成する。
【００３２】
メモリキャパシタの基本構造に関しては、右側部分に示されたオフセットセル型メモリセルの場合にも同様のことが該当する。しかしながら、これらのオフセットセル及びスタックトセルは第１の絶縁層の表面に沿ったキャパシタ層３１，３２，３３の延在に関して及び電極３１，３３の電気的接続に関して区別される。スタックトセルの場合、電極３１はすでに記載されたように下側に接続している。それに対してオフセットセルの場合は第１の電極３１は、第１の電極３１の上方に誘電体３２も第２の電極３３も延在していない領域内で上側に接続している。このため、コンタクトホール６はメモリキャパシタ３が埋め込まれている第２の絶縁層５を貫通してエッチングされ、タングステンで充填されている。第２の電極３３の接続は、両方のセルタイプの場合とも上側で、それぞれ第２の絶縁層５を貫通するコンタクトホール６を通して行われる。オフセットセル（右側部分）の場合、第２の電極３３はさらに、第２の絶縁層５の表面に沿って延在する電気的接続部６２を介して及びタングステンで充填されたコンタクトホール６１を介して、第１及び第２の絶縁層５，７を貫通してドレイン領域２１と電気的に接続している。もう一つのコンタクトホール６５はソース領域２３から出発して第１及び第２の絶縁層５，７を貫通して第２の絶縁層５の表面にまで延び、ビットラインＢＬになる。
【００３３】
オフセットセルは従って、その電気的接続を含めて及びＭＯＳ型トランジスタ２を含めて著しく大きな構造体積を必要とする。それに対してスタックトセルはこの製造の際に精密性及びコストに関してより高い要求が課せられる。
【００３４】
両方のセルタイプの場合、第２の電極３３上に層上のバリア４が被着されており、このバリア４はメモリキャパシタ３を水素の侵入から保護している。特にメモリキャパシタ３の誘電体３２はすでに前記した水素に敏感な材料からなる。
【００３５】
図１に示したメモリセルの場合、まず誘電体層を構造化し、引き続きバリア４を被着する。後にコンタクトホール６１，６５のエッチングを容易にするために、バリア４は後のコンタクトホール６１，６５の領域内でそれぞれ、コンタクトホール６１，６５の幅よりも大きい幅Ｚを有する開口部が設けられるように構造化する。バリア４の構造化の後に第２の絶縁層５を被着する。引き続きコンタクトホール６，６１，６５をエッチングし、金属充填する。引き続きカバー層８を第２の絶縁層５の表面上にもしくは金属充填箇所上に被着する。
【００３６】
図２でも同様に、スタックトセル型及びオフセットセル型のメモリセルがそれぞれ示されている。この両方のメモリセルは、図１に示したメモリセルとはバリア４の構造化に関して異なっている。ここではバリア４及び誘電体３２は一緒に構造化され、特に同じか又は同類のマスクを使用して構造化される。このことは一方で製造プロセスの簡素化を意味し、他方では誘電層の縁部がバリア４により覆われていないこととなる。図２によるオフセットセルの場合、バリア４が第１の電極３１と接触していないのが有利である。従って、バリア４のために制限無く導電性材料を使用することができる。このような材料を図１によるオフセットセルのバリア４の場合に使用する場合、特別な手段が必要である、例えば構造的変更画筆用となるか又は最初に設置されるバリア層４の部分層が絶縁材料からならなければならない。
【００３７】
図１及び図２に示されたメモリセルにおいて存在するような水素の侵入に対するバリア層の実施例は、次に図３及び図４によって詳説する。
【００３８】
図３は、下側部分層４１１及び上側部分層４１２からなる二酸化ケイ素−層４１及び下側部分層４２１と上側部分層４２２とからなるバリア層４２を備えた４層構造を示す。二酸化ケイ素−層４１の下側部分層４１１は例えば図１及び図２に示されたメモリキャパシタ３の第２の電極３３上に直接被着され、特にプラズマが点火されて、ＳｉＯ２への反応を励起させるＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法で、ＴＥＯＳ−酸化物として被着される。
【００３９】
第１の部分層４１１の被着後にメモリキャパシタを第１の部分層４１１と共に、７００℃の温度で、３０分間、酸素雰囲気中で大気圧でアニールする。これは特にセラミック誘電体の回復（アニーリング）のため、メモリキャパシタ中の第１の部分層４１１の製造の際に侵入した水素の追い出しのため、及び下側部分層４１１の緻密化のため、ひいては更なる方法工程のための準備のためである。また、アニールを短時間及び他の温度で行うこともできる。特に、メモリキャパシタ及び下側部分層４１１の温度がアニールの間に少なくとも５分間５００℃である場合に良好な結果が達成される。
【００４０】
アニールの後にＨＴＯ（High Temperature Oxide）プロセスで出発ガスＳｉＨ４及びＮ２Ｏを用いて約７００℃で、４０Ｐａの圧力で上側層４１２を第１の層４１１の表面上に直接堆積させる。引き続き全体の二酸化ケイ素層４１及びメモリキャパシタを再び、下側部分層４１１の被着の後に直接行ったと同様の条件下でアニールする。
【００４１】
複数の工程で二酸化ケイ素−層４１を被着することにより、一方でメモリキャパシタの損傷が抑制されるかもしくはアニールにより損傷が回復し、他方ではより高い品質の二酸化ケイ素−層が被着される。下側部分層４１１の被着の際に温度は比較的低いため、メモリキャパシタの損傷はわずかに過ぎない。特に図１及び図２に示されたメモリセルのために必要な縁部のカバー及びその下にあるキャパシタ層３２、３３の縁部のカバーは、下側部分層４１１の被着によってもなお不十分である。しかしながら、この下側部分層４１１は、上側層４１２を被着する高温プロセスにおいてメモリキャパシタの損傷の進行を、特に存在する水素を遮蔽しかつ場合により電極３１，３３中に存在する白金又は白金金属の触媒活性を低減することにより抑制する。高温プロセスにおいて堆積された上側部分層４１２はその下にある層の良好な縁部及び周辺部のカバーを示す。
【００４２】
第２のアニールの後で二酸化ケイ素−層４１の上側部分層４１２上にバリア層４２の下側部分層４２１を被着する。このために必要な堆積プロセスは自体公知であり、下側部分層４２１のそれぞれの材料に依存する。これは例えばＺｒＯｘ、ＴｉＮ、Ｔｉ又はＡｌＯｘからなることができる。下側部分層４２１の被着後に新たにアニールすることができる。
【００４３】
下側部分層４２１上に直接、バリア層４２の上側部分層４２２を被着する。有利に上側部分層４２２の材料はＳｉ３Ｎ４であり、この材料はＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）プロセスで約７５０℃で３０Ｐａの圧力で又はＰＥＣＶＤプロセスで堆積させる。このプロセスで堆積させたＳｉ３Ｎ４は、水素の侵入に対して優れたバリア作用を示し、それ自体実際に水素を含有しない。しかしながら、Ｓｉ３Ｎ４層の製造の際に水素含有ガスＳｉＨ２Ｃｌ２（ＳｉＨ４）及びＮＨ３を使用するため、下側部分層４２１を予め被着させておきかつ不可逆な損傷からメモリキャパシタを保護するのが有利である。下側部分層４２１は水素不含の堆積プロセスで製造することができ、特に一般にエッチングが困難な金属酸化物からなる。しかしながらバリア層４２の下側部分層４２１は、全体のバリア層４２の完全なバリア作用を有していないため、下側部分層４２１は例えば約２０ｎｍの比較的薄い層厚を有し、その結果、この層は適切なコストでエッチングすることができる。他の部分層の層厚は例えば二酸化ケイ素−層４１の下側部分層４１１の場合には約２５ｎｍであり、二酸化ケイ素−層４１の上側部分層４１２の場合には２５ｎｍであり、バリア層４２の上側部分層４２２の場合には２５ｎｍである。
【００４４】
水素の侵入に対するバリアのもう一つの実施例を図４に示す。この場合、二酸化ケイ素−層４１の下側部分層４１１及び上側部分層４１２は、特に、図３による実施例の相当する層と同様に製造され、アニールされる。しかしながら、図４のバリア層４２は１つの材料からなり、有利に連続的プロセスで被着される。良好なバリア作用を発揮するために５０〜１００ｎｍのバリア層４２の層厚が有利である。更に、材料として容易にエッチング可能な材料を選択する、特にＴｉＮ、ＴａＮ又は他の遷移金属の窒化物を選択するのが有利である。バリア層４２のための材料として同様にＬＰＶＣＶＤ−ＳｉＮ、ＰＥＣＶＤ−ＳｉＮ、ＨＯｘ又はＺｒＯｘも考えられる。
【００４５】
本発明は図面により詳細に記載したこの実施例に限定されるものではない。むしろ、例えば酸化ケイ素−層は１つの連続する方法工程で製造された層であってもよく及び／又は複数の部分層のアニールをこれらの部分層の被着後に初めて行うこともできる。しかしながらいずれの場合でもこのアニールはメモリキャパシタの特性を改善をもたらす。
【図面の簡単な説明】
【図１】スタックトセル構造によるＤＲＡＭメモリセル及びオフセットセル構造によるＤＲＡＭメモリセルの断面図
【図２】さらに２種のメモリセルの断面図
【図３】第１の実施態様による水素バリアの層構造の断面図
【図４】第２の実施態様による水素バリアの層構造の断面図
【符号の説明】
１ 半導体基板
２ ＭＯＳ型トランジスタ
３ メモリキャパシタ
４ バリア
５ 第２の絶縁層
６，２９，６１，６４，６５ コンタクトホール
７ 第１の絶縁層
８ カバー層
２１ ドレイン領域
２２ ゲート
２３ ソース領域
３１ 第１の電極
３２ 誘電体
３３ 第２の電極
４１ 二酸化ケイ素−層
６２ 電気的接続部
４１１ 下側部分層
４１２ 上側部分層
４２１ 下側部分層
４２２ 上側部分層
Claims (14)
- ａ）基板（１）に、第１の電極（３１)と第２の電極（３３）と前記の電極（３１，３３）の間の強誘電性又は常誘電性の誘電体（３２）を含有するメモリキャパシタ（３）を作成し、
ｂ）該メモリキャパシタ（３）上に、水素の侵入から保護するバリア（４）を作成し、
ｃ）バリアの作成の際に、まず酸化ケイ素層（４１）を作成し、該酸化ケイ素層（４１）上に、水素の侵入から保護するバリア層（４２）を被着する、
マイクロエレクトロニクス構成部材の製造方法において、
前記バリア層（４２）は、それぞれ異なる材料組成から成る２つの部分層（４２１，４２２）を有しており、
前記酸化ケイ素層（４１）のすぐ上に、水素不含の堆積プロセスで前記バリア層（４２）の第１の部分層（４２１）を被着し、該第１の部分層（４２１）を前記バリア層（４２）の第２の部分層（４２２）の作成中の水素の侵入に対する緩衝層として構成し、
次に、前記第１の部分層（４２１）の上に前記第２の部分層（４２２）を被着し、該第２の部分層（４２２）を窒化ケイ素とすることを特徴とする、
マイクロエレクトロニクス構成部材の製造方法。 - 前記第１の部分層（４２１）を５０ｎｍ以下の層厚とする、請求項１記載の方法。
- 前記第１の部分層（４２１）は金属酸化物含有材料から成り、またはＺｒＯ ｘ 、ＡｌＯ ｘ 、ＴｉＯ ｘ 、ＴａＯ ｘ またはＮｂＯ ｘ から成り、またはＴｉＮ，Ｔｉ，ＴａまたはＴａＮから成る、請求項１または２記載の方法。
- 前記第２の部分層（４２２）を２０〜３０ｎｍの層厚とする、請求項１から３のいずれか１項記載の方法。
- 前記バリア（４）の上に絶縁層（５）を被着して、前記メモリキャパシタ（３）と前記バリア（４）を該絶縁層（５）中に埋め込む、請求項１から４のいずれか１項記載の方法。
- 前記絶縁層（５）中にコンタクトホール（６）を形成しタングステンで充填することにより、前記電極（３１，３３）を電気的に接触接続させる、請求項５記載の方法。
- 前記酸化ケイ素層（４１）を複数の部分層（４１１，４１２）から形成し、
前記酸化ケイ素層（４１）の第１の部分層（４１１）を低温プロセスで堆積させ、
前記酸化ケイ素層（４１）の第２の部分層（４１２）を高温プロセスで堆積させ、
前記メモリキャパシタ（３）と、前記酸化ケイ素層（４１）における複数の部分層（４１１，４１２）のうち少なくとも１つの部分層とを、酸素雰囲気中でアニールする、
請求項１から６のいずれか１項記載の方法。 - ａ）基板（１）と、
ｂ）該基板（１）上に作成された第１の電極（３１）と、第２の電極（３３）と、前記の電極（３１，３３）の間の強誘電性又は常誘電性の誘電体（３２）を有するメモリキャパシタ（３）と、
ｃ）前記電極（３１，３３）の一方の上に被着され、水素の侵入から前記メモリキャパシタ（３）を保護するバリア（４）が設けられており、該バリア（４）は、前記第１の電極（３１）の上に被着された酸化ケイ素層（４１）と、該酸化ケイ素層（４１）の上に被着され水素の侵入から前記メモリキャパシタ（３）を保護するバリア層（４２）を有している、
マイクロエレクトロニクス構成部材において、
前記バリア層（４２）は、それぞれ異なる材料組成をもつ２つの部分層（４２１，４２２）を有しており、
前記酸化ケイ素層（４１）とは隔たって配置された前記バリア層（４２）の第２の部分層（４２２）は窒化ケイ素層であり、
前記酸化ケイ素層（４１）の上に直接被着されている前記バリア層（４２）の第１の部分層（４２１）は、前記バリア層（４２）の第２の部分層（４２２）の作成中の水素の侵入に対する緩衝層として構成されていることを特徴とする、
マイクロエレクトロニクス構成部材。 - 前記第１の層（４２１）は５０ｎｍ以下の層厚を有する、請求項８記載のマイクロエレクトロニクス構成部材。
- 前記第１の部分層（４２１）は金属酸化物含有材料から成り、またはＺｒＯ ｘ 、ＡｌＯ ｘ 、ＴｉＯ ｘ 、ＴａＯ ｘ またはＮｂＯ ｘ から成り、またはＴｉＮ，Ｔｉ，ＴａまたはＴａＮから成る、請求項８または９記載のマイクロエレクトロニクス構成部材。
- 前記第２の部分層（４２２）は２０〜３０ｎｍの層厚を有する、請求項８から１０のいずれか１項記載のマイクロエレクトロニクス構成部材。
- 前記メモリキャパシタ（３）と前記バリア（４）は、該バリア（４）の上に被着された絶縁層（５）中に埋め込まれている、請求項８から１１のいずれか１項記載のマイクロエレクトロニクス構成部材。
- 前記絶縁層（５）中に、タングステンの充填されたコンタクトホール（６）が設けられていて、前記電極（３１，３３）の一方が電気的に接触接続されている、請求項１２記載のマイクロエレクトロニクス構成部材。
- 前記酸化ケイ素層（４１）は、それぞれ異なる酸化物構造の２つのアニールされた部分層（４１１，４１２）を有する、請求項８から１３のいずれか１項記載のマイクロエレクトロニクス構成部材。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10041685.3 | 2000-08-24 | ||
| DE10041685A DE10041685C2 (de) | 2000-08-24 | 2000-08-24 | Verfahren zur Herstellung eines mikroelektronischen Bauelements |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002076296A JP2002076296A (ja) | 2002-03-15 |
| JP3939516B2 true JP3939516B2 (ja) | 2007-07-04 |
Family
ID=7653702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001253003A Expired - Fee Related JP3939516B2 (ja) | 2000-08-24 | 2001-08-23 | マイクロエレクトロニクス構成部材の製造方法及びマイクロエレクトロニクス構成部材 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6649468B2 (ja) |
| EP (1) | EP1182698A3 (ja) |
| JP (1) | JP3939516B2 (ja) |
| KR (1) | KR100453793B1 (ja) |
| CN (1) | CN1162900C (ja) |
| DE (1) | DE10041685C2 (ja) |
| TW (1) | TW508756B (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7071506B2 (en) * | 2003-09-05 | 2006-07-04 | Infineon Technologies Ag | Device for inhibiting hydrogen damage in ferroelectric capacitor devices |
| JP2005229001A (ja) | 2004-02-16 | 2005-08-25 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| CN100431155C (zh) * | 2004-06-28 | 2008-11-05 | 富士通株式会社 | 半导体器件及其制造方法 |
| JP2007059705A (ja) * | 2005-08-25 | 2007-03-08 | Seiko Epson Corp | キャパシタおよびその製造方法、強誘電体メモリ装置の製造方法、アクチュエータの製造方法、並びに、液体噴射ヘッドの製造方法 |
| US7304339B2 (en) * | 2005-09-22 | 2007-12-04 | Agile Rf, Inc. | Passivation structure for ferroelectric thin-film devices |
| JP2007165350A (ja) | 2005-12-09 | 2007-06-28 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2009105429A (ja) * | 2008-12-27 | 2009-05-14 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
| US20130264620A1 (en) * | 2012-04-06 | 2013-10-10 | Texas Instruments Incorporated | Integrated circuit having ferroelectric memory with dense via barrier |
| JP6300773B2 (ja) * | 2015-10-23 | 2018-03-28 | 三菱電機株式会社 | 半導体圧力センサ |
| US20210389395A1 (en) * | 2018-11-07 | 2021-12-16 | Sony Semiconductor Solutions Corporation | Magnetoresistive element and semiconductor device |
| US11990470B2 (en) * | 2021-09-24 | 2024-05-21 | International Business Machines Corporation | Ferroelectric and paraelectric stack capacitors |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5407855A (en) * | 1993-06-07 | 1995-04-18 | Motorola, Inc. | Process for forming a semiconductor device having a reducing/oxidizing conductive material |
| EP0736905B1 (en) * | 1993-08-05 | 2006-01-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having capacitor and manufacturing method thereof |
| JP3027941B2 (ja) * | 1996-05-14 | 2000-04-04 | 日本電気株式会社 | 誘電体容量素子を用いた記憶装置及び製造方法 |
| JP3028080B2 (ja) * | 1997-06-18 | 2000-04-04 | 日本電気株式会社 | 半導体装置の構造およびその製造方法 |
| JP3098474B2 (ja) * | 1997-10-31 | 2000-10-16 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6225156B1 (en) * | 1998-04-17 | 2001-05-01 | Symetrix Corporation | Ferroelectric integrated circuit having low sensitivity to hydrogen exposure and method for fabricating same |
| US6225656B1 (en) * | 1998-12-01 | 2001-05-01 | Symetrix Corporation | Ferroelectric integrated circuit with protective layer incorporating oxygen and method for fabricating same |
| DE19904379A1 (de) * | 1999-02-03 | 2000-08-17 | Siemens Ag | Mikroelektronische Struktur |
| US6066868A (en) * | 1999-03-31 | 2000-05-23 | Radiant Technologies, Inc. | Ferroelectric based memory devices utilizing hydrogen barriers and getters |
| KR100353808B1 (ko) * | 1999-12-28 | 2002-09-26 | 주식회사 하이닉스반도체 | 반도체 소자의 보호막 형성 방법 |
-
2000
- 2000-08-24 DE DE10041685A patent/DE10041685C2/de not_active Expired - Fee Related
-
2001
- 2001-08-06 EP EP01118994A patent/EP1182698A3/de not_active Ceased
- 2001-08-23 TW TW090120715A patent/TW508756B/zh not_active IP Right Cessation
- 2001-08-23 JP JP2001253003A patent/JP3939516B2/ja not_active Expired - Fee Related
- 2001-08-24 CN CNB011257946A patent/CN1162900C/zh not_active Expired - Fee Related
- 2001-08-24 US US09/939,249 patent/US6649468B2/en not_active Expired - Lifetime
- 2001-08-24 KR KR10-2001-0051380A patent/KR100453793B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002076296A (ja) | 2002-03-15 |
| DE10041685A1 (de) | 2002-03-21 |
| CN1340853A (zh) | 2002-03-20 |
| US20020025592A1 (en) | 2002-02-28 |
| KR100453793B1 (ko) | 2004-10-20 |
| KR20020012148A (ko) | 2002-02-15 |
| EP1182698A2 (de) | 2002-02-27 |
| DE10041685C2 (de) | 2002-06-27 |
| US6649468B2 (en) | 2003-11-18 |
| EP1182698A3 (de) | 2002-07-24 |
| CN1162900C (zh) | 2004-08-18 |
| TW508756B (en) | 2002-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3654585B2 (ja) | 半導体構造素子の製造方法 | |
| KR100230418B1 (ko) | 백금족 금속층 형성방법 및 이를 이용한 커패시터 제조방법 | |
| JP3212930B2 (ja) | 容量及びその製造方法 | |
| US6699725B2 (en) | Methods of fabricating ferroelectric memory devices having a ferroelectric planarization layer | |
| KR100355948B1 (ko) | 반도체 기억장치 및 그 제조방법 | |
| JP5251864B2 (ja) | 半導体装置及びその製造方法 | |
| KR100830108B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2003031775A (ja) | プラグの酸化を防止することのできる半導体メモリ素子及びその製造方法 | |
| JP3939516B2 (ja) | マイクロエレクトロニクス構成部材の製造方法及びマイクロエレクトロニクス構成部材 | |
| JP2003273325A (ja) | 半導体装置およびその製造方法 | |
| JP2000150825A (ja) | 半導体装置及びその製造方法 | |
| JP3166746B2 (ja) | キャパシタ及びその製造方法 | |
| JP2007067241A (ja) | 半導体装置の製造方法 | |
| JP2005327847A (ja) | 半導体装置及びその製造方法 | |
| US6238934B1 (en) | Method for fabricating ferroelectric capacitor with improved interface surface characteristic | |
| KR100403957B1 (ko) | 강유전체 메모리 소자의 제조 방법 | |
| JP3868764B2 (ja) | 強誘電性材料のメモリコンデンサ及び、該メモリコンデンサ内への水素の進入に対する保護層を形成するための方法 | |
| US6958501B2 (en) | Contact-making structure for a ferroelectric storage capacitor and method for fabricating the structure | |
| KR100604663B1 (ko) | 이중 캐패시터 보호막 구비하는 강유전체 메모리 소자 및그 제조 방법 | |
| KR100875663B1 (ko) | 반도체 장치의 캐패시터 제조방법 | |
| KR100296128B1 (ko) | 강유전 메모리 소자의 캐패시터 제조 방법 | |
| KR100477835B1 (ko) | 강유전체캐패시터형성방법 | |
| KR100582352B1 (ko) | 반도체 장치의 캐패시터 제조방법 | |
| KR100680491B1 (ko) | 커패시터 제조 방법 | |
| KR100321691B1 (ko) | 백금전극을가진반도체소자의캐패시터형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050201 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050414 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050713 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070307 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070328 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110406 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120406 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120406 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130406 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130406 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140406 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |