JP3654585B2

JP3654585B2 - 半導体構造素子の製造方法

Info

Publication number: JP3654585B2
Application number: JP2000399178A
Authority: JP
Inventors: ハルトナーヴァルター; シンドラーギュンター; カストナーマルクス; デームクリスティーネ
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2000-01-03
Filing date: 2000-12-27
Publication date: 2005-06-02
Anticipated expiration: 2020-12-27
Also published as: CN100409427C; KR100419114B1; US6559003B2; JP2001237393A; US20010015430A1; CN1303128A; DE10000005C1; KR20010070394A; EP1113493A1

Description

【０００１】
【発明の属する技術分野】
本発明は、請求項１記載の半導体構造素子の製造方法に関する。特に、本発明は、スイッチングトランジスタ及びメモリキャパシタを有し、そのキャパシタプレートが白金族金属を含有しかつそれらの間に強誘電体又は常誘電体材料が誘電体として使用されている、不揮発性のメモリセルを製造する方法に関する。
【０００２】
慣用のマイクロエレクトロニック半導体メモリ構造素子（ＤＲＡＭｓ）は、大体において選択又はスイッチングトランジスタ及びメモリキャパシタからなり、該メモリキャパシタにおいて２つのキャパシタプレートの間に誘電体材料が挿入されている。誘電体としては、通常大抵は最大約８の誘電率を有する酸化物層又は窒化物層が使用される。メモリキャパシタの小型化並びに不揮発性メモリを製造するために、明らかに高い誘電率を有する新規のキャパシタ材料（強誘電体又は常誘電体）が必要である。これらの材料の対は、刊行物W. Hoenlein著“Neue Dielektrika fuer Gbit-Speicherchips”, Phys. B1. 55 (1999)に挙げられている。高い集積密度の不揮発性半導体メモリ構造素子において使用するために強誘電体キャパシタを製造するためには、例えば強誘電体材料、例えばＳｒＢｉ_２（Ｔａ，Ｎｂ）_２Ｏ_９（ＳＢＴ又はＳＢＴＮ）、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３（ＰＺＴ）、又はＢｉ_４Ｔｉ_３Ｏ_１２（ＢＴＯ）をキャパシタプレート間の誘電体として使用することができる。しかしまた、常誘電体材料、例えば（Ｂａ，Ｓｒ）ＴｉＯ_３（ＢＳＴ）を使用することもできる。
【０００３】
しかしながら、これらの新規の誘電体、強誘電体又は常誘電体の使用は、半導体製造技術に新たな挑戦を迫る。即ち、まずこれらの新規の材料は、もはや伝統的電極材料多結晶シリコンと組合せることができない。従って、不活性電極材料、例えば白金族金属又はそれらの導電性酸化物（例えばＲｕＯ_２）を使用しなければならない。このための理由は、強誘電体の堆積後に該強誘電体は酸素含有雰囲気内で約５５０〜８００℃の温度で数回熱処理（状態調節）しなければならないことにある。従って、強誘電体と電極との不所望の化学反応を回避するために、該電極は少なくとも白金又は別の十分に熱安定性かつ不活性材料、例えば別の白金族金属（Ｐｄ、Ｉｒ、Ｒｈ、Ｒｕ、Ｏｓ）から製造される。
【０００４】
メモリキャパシタを集積するために、水素含有雰囲気内で行われる製造工程が必要である。例えば金属化部及びトランジスタの状態調節のためには、９５％が窒素（Ｎ_２）及び５％が水素（Ｈ_２）からなる保護ガス（Formiergas）内での熱処理が必要である。しかしながら、処理されるメモリキャパシタ、即ち誘電体への水素の侵入は、還元反応により誘電体の酸化物セラミックの崩壊を惹起することがある。さらに、窒化シリコン不動態化層もしくは金属間酸化物のプラズマアシステッド堆積（ＰＥＣＶＤ）は、層内の高い水素含量に基づき誘電体の強誘電体もしくは常誘電体材料の還元を惹起する。
【０００５】
技術の現況においては、従来、前記問題をメモリキャパシタに不動態化層を堆積させることにより解決することが試みられた。例えばＵＳ−ＰＳ５,５２３,５９５には、半導体構造素子の製造方法が記載され、該方法は、スイッチングトランジスタを半導体基板内に形成し、該スイッチングトランジスタ上に第１のアイソレーション層を堆積させ、該第１のアイソレーション層上にスイッチングトランジスタと結合した強誘電体メモリキャパシタを形成し、該メモリキャパシタの上方に第２のアイソレーション層を施しかつこの上にＴｉＯＮからなる水素の侵入に対するバリア層を堆積させる。この従来公知のバリア層により、メモリキャパシタの上方電極を通過する水素の侵入が防止される。もちろん、第１のアイソレーション層を通過する水素の拡散も可能であり、かつさらに第１の電極及び下方電極を通過して誘電体内への拡散も可能でありかつそれによりメモリキャパシタの崩壊が生じることがある。他面では、保護ガス内の水素成分は放棄することができない。それというのも、水素により自由結合（ダングリングボンド“dangling bonds”）は半導体内、特に電極に対する境界面で及びゲート酸化物内で飽和されるべきであるからでる。この場合、メモリキャパシタの下方電極を通る水素の拡散及び強誘電体の引き続いての飽和は排除されない。
【０００６】
【発明が解決しようとする課題】
従って、本発明の課題は、強誘電体又は常誘電体材料を誘電体のために使用するメモリキャパシタを十分に水素の侵入に対して保護することができる半導体メモリを製造する方法を提供することである。
【０００７】
【課題を解決するための手段】
この課題は、本発明により、
ａ）半導体基板上にスイッチングトランジスタを形成し、
ｂ）スイッチングトランジスタ上にアイソレーション層を施し、該アイソレーション層内に、特に水素の侵入に対する第１のバリア層を包埋し、
ｃ）アイソレーション層上に、下方電極及び上方電極並びにそれらの間に堆積した金属酸化物含有層を含む、スイッチングトランジスタと結合されたメモリキャパシタを施し、
ｄ）垂直方向のエッチング工程でアイソレーション層をメモリキャパシタの外側で一定の深さまで除去し、その際第１のバリア層を外側に向かって露出させ、
ｅ）メモリキャパシタ上及びアイソレーション層上及び第１のバリア層上に、特に水素の侵入に対する第２のバリア層を施す
ことを特徴とする半導体構造素子を製造する方法により解決される。
【０００８】
この場合、金属酸化物含有層は好ましくは強誘電体又は常誘電体材料である。
【０００９】
好ましくは、アイソレーション層を施した後に該アイソレーション層内に接点孔をスイッチングトランジスタの接続領域、例えばＭＯＳスイッチングトランジスタのドレイン領域までエッチングかつ導電性材料を充填し、かつ引き続きスイッチングトランジスタの下方電極を少なくとも部分的に接点孔の上方に施す形式で、スイッチングトランジスタとメモリキャパシタとを接続する。この場合付加的に、接点孔の充填前に該接点孔の内壁を、特に水素の侵入に対する第３のバリア層でライニングすることもできる。それにより、付加的に水素が導電性材料が充填された接点孔（プラグ）内に拡散侵入しかつ接点孔の導電性材料及び下方電極を経て金属酸化物層内に侵入することが阻止される。それにより、製造されたメモリキャパシタは完全にバリア層により封入される。
【００１０】
選択的に、製造工程ｄ）で第１のアイソレーション層を第１のバリア層の深さまで除去することができ、その際場合によりバリア層をエッチストッパ層として使用することことができる。これに対して選択的に、製造工程ｄ）でアイソレーション層を第１のバリア層の下の深さまで除去することもできる。
【００１１】
第１のバリア層は、有利にＳｉ_３Ｎ_４から製造され、この際減圧化学的気相成長法（ＬＰＣＶＤ）が特に良好な結果をもたらす。第１のバリア層の材料としては、ＺｒＯ_２もしくはＳｉＯ_２／ＺｒＯ_２を選択することもできる。技術の現況で自体公知の材料Ａｌ_２Ｏ_３、ＴｉＯ_２、Ｔａ_２Ｏ_５を、第１のバリア層のための材料として使用することもできる。
【００１２】
第１のアイソレーション層内にエッチングされた接点孔の内壁をライニングする第３のバリア層のために、原理的に第１のバリア層のためと同じ材料を使用することができる。第３のバリア層のための材料としてＳｉ_３Ｎ_４層を選択するためには、この場合も堆積はＬＰＣＶＤにより行う。
【００１３】
メモリキャパシタ上に堆積した第２のバリア層は、ＳｉＯ_ｘ−ＳｉＯＮ−Ｓｉ_３Ｎ_４層組合せから構成されていてもよく、この場合にはまず好ましくはＣＶＤ（chemical vapour deposition）によりＳｉＯ_ｘ層を成長させ、引き続き同様に好ましくはＣＶＤでＳｉＯＮ層を堆積させかつ最後に好ましくはＬＰＣＶＤでＳｉ_３Ｎ_４層を施す。この場合、誘電体の強誘電体又は常誘電体材料を、Ｓｉ_３Ｎ_４層のＬＰＣＶＤ堆積の際に生じる比較的大量の水素から保護するために、付加的に層組合せの下又は層組合せの個々の層の間に酸化物又は窒化物バリア層（Ｘ層）を堆積させることができる。従って、層組合せの層構造は、例えばＸ−ＳｉＯ_２−ＳｉＯＮ−Ｓｉ_３Ｎ_４又はＳｉＯ_２−Ｘ−ＳｉＯＮ−Ｓｉ_３Ｎ_４である。Ｘ層のための材料としては、例えばＴａ_２Ｏ_５、Ｂｉ_２Ｏ_３、ＴｉＯ_２、Ａｌ_２Ｏ_３、Ｎｂ_２Ｏ_５、ＭｇＯ、Ｖ_２Ｏ_５、ＣｅＯ_２、Ｙ_２Ｏ_３、ＺｒＯ_２、ＢＮ、ＡｌＮ並びにあらゆる希土類酸化物を使用することができる。さらに酸化シリコン層のＣＶＤ堆積の結果として強誘電体又は常誘電体の損傷をアニールするために、付加的に好ましくはＳｉＯ_ｘ堆積の後に熱処理を行う。
【００１４】
【実施例】
以下に、図面により本発明の実施例を詳細に説明する。図面には、それぞれ本発明による方法の異なる段階における半導体構造素子の断面図が示されている。
【００１５】
図１に示した実施例によれば、まず半導体基板１（例えばシリコンからなる）上にＭＯＳスイッチングトランジスタ２を、ドーピングによりドレイン領域とソース領域を形成し、それらの間に、通路の上方に配置されたゲートによりその導電性を制御することができるチャンネルを生ぜしめることにより製造する。該ゲートは、メモリ構造要素のワード線ＷＬにより形成されているか又はワード線と接続されていてもよい。引き続き、ＭＯＳスイッチングトランジスタ２を、通常酸化物、例えばＳｉＯ_２（ＴＥＯＳ）又はＢＰＳＧ（ホウ燐ケイ酸ガラス）で被覆する。
【００１６】
本発明に基づき、アイソレーション層４に第１のバリア層５を包埋する。従って、まずアイソレーション層４の第１の部分層を施し、次いでこの第１の部分層の上にバリア層５を堆積させかつ引き続きバリア層５の上にアイソレーション層４の第２の部分層を施す。バリア層５のためには、水素に対して可能な限り不透過性である材料を選択する。このために極めて好適であるのは、特に良好な品質及び孔不含性で減圧化学気相成長法（ＬＰＣＶＤ）により堆積させることができる窒化シリコン、特にＳｉ_３Ｎ_４である。しかしながら、別の窒化物層又はＨ_２バリアとして機能する別の層を使用することができる。
【００１７】
引き続き、アイソレーション層４及びバリア層５により形成された層構造にＭＯＳスイッチングトランジスタ２のドレイン領域の上に接点孔を垂直方向にエッチングしかつ導電性材料、例えばドープした多結晶シリコンを充填する。引き続き、充填した接点孔３の上に酸化バリア６を施す。
【００１８】
引き続き、アイソレーション層４の上に、まず白金又は別の白金族金属もしくはそれらの導電性酸化物からなる下方電極７を接点孔の上方に施しかつ図示されているようにメサ状に構造化する。それにより、下方の電極７はＭＯＳスイッチングトランジスタ２のドレイン領域と導電性多結晶シリコンが充填された接点孔３と電気的に結合される。次いで、下方の電極７上に、キャパシタ誘電体を形成する強誘電体又は常誘電体材料の誘電体層８を堆積させる。この層８は、構造化された下方電極７を完全に全ての面に向かって覆いかつ横方向に階段状に下方電極７を越えて延びる。誘電体層８に、白金又は別の白金族金属もしくはそれらの導電性酸化物からなる上方電極９を同様に完全に前面に向かって覆うように堆積させかつ従って同様に階段状に構造化された下方電極７の両側で横方向に延びる。
【００１９】
従って、図１に示されているような半導体構造素子が製造される。
【００２０】
引き続き、メモリキャパシタの垂直方向のメサ状構造化を実施する。これは図２ａ及び２ｂにより示されているように、２つの異なる実施態様で行うことができる。
【００２１】
第１の実施態様（図２ａ）においては、メモリキャパシタの周りに垂直方向のメサ構造をアイソレーション層４内にエッチングし、その際垂直方向のエッチング工程を精確にバリア層５まで実施する。この場合、場合によりバリア層３は同時にエッチストッパの機能を担うことができる。この垂直方向のエッチング工程は、エッチングされたメサ構造の外部のバリア層５の上方表面が外側に向かって露出される結果をもたらす。次いで、得られた構造に第２のバリヤー層１０を施す。
【００２２】
第２の実施態様（図２ｂ）においては、同様にメサ状の構造を垂直方向のエッチング工程によりメモリキャパシタの周りに形成する。しかしながらこの場合には、アイソレーション層４内への垂直方向のエッチング工程をバリア層５を越えて実施するので、メサ構造の外部のバリア層５は完全に除去される。エッチング工程は、バリア層５の下の一定の深さまで行いかつ次いで停止させる。次いで、得られた構造に、第２のバリヤー層１０を施す。それに伴い、第２の実施態様では、バリア層５上のエッチストッパは不必要である。しかしながら、このことはトポロジー、即ちエッチングされたメサ構造の高さの増大で購われる。
【００２３】
両者の実施態様においては、第２のバリヤー層１０を施すことは、該バリヤー層が一定の区分で第１のバリア層５と結合されるということを惹起する。この区分は、メサ構造の周りの閉じた軌道上を延びかついわばエッチングされたメサ構造の下方領域において外部輪郭を形成する。第１の実施態様においては、第２のバリヤー層１０を、メサ構造の外部の領域においてなお完全に得られた第１のバリア層５上に完全に施す。それに対して、第２の実施態様においては接触を、第１のバリア層５が垂直方向でエッチングされた側面で外側に露出する狭い区分で行う。
【００２４】
第２のバリヤー層１０は、まずＳｉＯ_ｘからなる第１の層、次いでＳｉＯＮからなる第２の層及び最後にＳｉ_３Ｎ_４からなる第３の層を施す層組合せにより形成する。初めの２つの層はＣＶＤ（化学気相成長法）により形成することができるが、一方Ｓｉ_３Ｎ_４はＬＰＣＶＤ（low pressure chemical vapour deposition：減圧化学気相成長法）により形成することができる。メモリキャパシタの誘電体を、Ｓｉ_３Ｎ_４層のＬＰＣＶＤ堆積の際に生じる比較的大量の水素（Ｈ_２）から保護するために、付加的な酸化物又は窒化物バリヤー層（Ｘ層）を堆積させることができる。このＸ層は、第１の層として、従ってなおＳｉＯ_２の堆積前に、又は層組合せの内部で施すことができる。従って、層組合せとしては、例えばＸ−ＳｉＯ_２−ＳｉＯＮ−ＳｉＮ又はＳｉＯ_２−Ｘ−ＳｉＯＮ−ＳｉＮに基づく層構造を選択することができる。Ｘ層はＳｉＯＮの形成後に施すこともできる。酸化物又は窒化物Ｘバリヤー層の材料としては、全ての熱安定性の非導電性酸化物又は窒化物、例えばＴａ_２Ｏ_５、Ｂｉ_２Ｏ_３、ＴｉＯ_２、Ａｌ_２Ｏ_３、Ｎｂ_２Ｏ_５、ＭｇＯ、Ｖ_２Ｏ_５、ＣｅＯ_２、Ｙ_２Ｏ_３、ＺｒＯ_２、ＢＮ、ＡｌＮの１つ並びにあらゆる希土類酸化物を使用することができる。酸化シリコンのＣＶＤ堆積後に、この堆積の結果としてのキャパシタ誘電体の万一の損傷をアニールするために、熱処理工程を実施することができる。
【００２５】
図３には、最終的に本発明に基づき完成した半導体構造素子が示されている。明白なように、これは第１の実施態様（図２ａ）に基づく本発明による方法に由来するものであり、この場合にはもう１つのエッチング工程でメサ構造の外部にあるバリア層５及び１０が除去されている。
【００２６】
しかしながら、図３に示された半導体構造素子は、なおここまで示した実施態様とは別の特徴において異なる。即ち、この場合には接点孔３は第３のバリア層５Ａを備えており、これにより水素がアイソレーション層４を経て接点孔３の導電性材料内に侵入しかつそこから上に向かってメモリキャパシタに拡散侵入し得ることが防止される。第３のバリア層５Ａの堆積は、接点孔エッチングの直後に実施する。好ましくは、第３のバリア層５Ａは第１のバリア層５と同様にＳｉ_３Ｎ_４からなりかつさらに好ましくは同様にＬＰＣＶＤ法が製造される。第３のバリア層５Ａは完全に接点孔３の内壁を覆う。そのようにして、接点孔３を第３のバリア層５Ａでライニングした後に、接点孔３に導電性材料、例えばドープした多結晶質シリコンを充填する。
【００２７】
従って、本発明による方法を用いると、メモリキャパシタをバリア層５，５Ａ及び１０で完全に封入することができ、それにより、製造工程でメモリキャパシタの形成後に常に存在する水素が構造素子内に侵入しかつキャパシタ誘電体の強誘電体又は常誘電体材料での損傷を惹起する可能性を防止することができる。多くの場合、バリア層５及び１０を形成すれば十分である。それというのも、接点孔３自体は水素に対する極めて狭い拡散経路を形成するに過ぎないからである。しかしながら、完全な封入を達成するためには、図示されているようになお第３のバリア層５Ａを接点孔３の内壁に施し、それによりメモリキャパシタの封入を完遂することができる。
【図面の簡単な説明】
【図１】製造工程ｃ）を実施した後の本発明に基づき製造された半導体構造素子の断面図である。
【図２】ａは製造工程ｄ）を実施した後の本発明に基づき製造された半導体構造素子の断面図（第１実施態様）及びｂは製造工程ｄ）を実施した後の本発明に基づき製造された半導体構造素子の断面図（第２実施態様）である。
【図３】製造工程ｅ）を実施した後の本発明に基づき製造された半導体構造素子の断面図（第１実施態様）である。
【符号の説明】
１半導体基板、２ＭＯＳスイッチングトランジスタ、３接点孔、４アイソレーション層、５第１のバリア層、５Ａ第３のバリア層、６酸化バリア、７下方電極、８誘電体層、９上方電極、１０第２のバリア層、ＷＬワード線

Claims

半導体構造素子を製造する方法において、
ａ）半導体基板（１）上にスイッチングトランジスタ（２）を形成し、
ｂ）スイッチングトランジスタ（２）上にアイソレーション層（４）を設け、該アイソレーション層内に、水素の侵入に対する第１のバリア層（５）を形成し、
ｃ）アイソレーション層（４）上に、下方電極（７）及び上方電極（９）並びにそれらの間に堆積した金属酸化物含有層（８）を含む、スイッチングトランジスタ（２）と結合されたメモリキャパシタを設け、
ｄ）垂直方向のエッチング工程でアイソレーション層（４）をメモリキャパシタの外側で、少なくとも第１のバリア層（５）に達するまで除去し、
ｅ）メモリキャパシタ上及びアイソレーション層（４）上及び第１のバリア層（５）上に、水素の侵入に対する第２のバリア層（１０）を設ける
ことを特徴とする半導体構造素子の製造方法。
アイソレーション層（４）を設けた後に該アイソレーション層内に接点孔（３）をスイッチングトランジスタ（２）のソース又はドレイン領域までエッチングかつ導電性材料を充填し、かつ下方電極（７）を接点孔（３）の上方に設けることにより、スイッチングトランジスタ（２）をメモリキャパシタと接続することを特徴とする請求項１記載の方法。
接点孔（３）の充填前に該接点孔の内壁に、水素の侵入に対する第３のバリア層（５Ａ）を設けることを特徴とする請求項２記載の方法。
製造工程ｄ）でアイソレーション層（４）を第１のバリア層（５）の深さまで除去することを特徴とする請求項１記載の方法。
製造工程ｄ）でアイソレーション層（４）を第１のバリア層（５）の下の深さまで除去することを特徴とする請求項１記載の方法。
第１のバリア層（５）がＳｉ_３Ｎ_４からなることを特徴とする請求項１から５までのいずれか１項記載の方法。
第１のバリア層（５）がＺｒＯ_２又はこの順序で堆積した層材料ＳｉＯ_２−ＺｒＯ_２から又は材料Ａｌ_２Ｏ_３、ＴｉＯ_２、Ｔａ_２Ｏ_５の１つからなることを特徴とする請求項１から５までのいずれか１項記載の方法。
第２のバリア層（１０）をこの順序で堆積した層材料ＳｉＯ_ｘ−ＳｉＯＮ−Ｓｉ_３Ｎ_４の層組合せから形成することを特徴とする請求項１から７までのいずれか１項記載の方法。
第２のバリア層（１０）のＳｉ_３Ｎ_４層を堆積させる前に、メモリキャパシタの誘電体を水素から保護するために、酸化物又は窒化物からなる付加的なバリア層を堆積させることを特徴とする請求項８記載の方法。
ＳｉＯ_ｘ層及び／又はＳｉＯＮ層をＣＶＤ法により形成することを特徴とする請求項８又は９記載の方法。
Ｓｉ_３Ｎ_４層をＬＰＣＶＤ法により形成することを特徴とする請求項８から１０までのいずれか１項記載の方法。
第３のバリア層（５Ａ）がＳｉ_３Ｎ_４からなり、これを特にＬＰＣＶＤ法により堆積させることを特徴とする請求項３記載の方法。
製造工程ｃ）で下方及び／又は上方の電極を白金又はその他の白金族金属もしくはそれらの酸化物から製造することを特徴とする請求項１から１２までのいずれか１項記載の方法。