KR20030093011A - 반도체소자의 전극 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 전극 형성방법에 관한 것으로, 본 발명은 반도체 소자의 전극 형성방법은, 반도체기판상에 전극물질층을 형성하는 단계; 및 상기 전극물질층상에 매엽식 챔버를 이용한 저압화학기상증착공정에 의해 실리콘질화막 을 형성하는 단계를 포함하여 구성되며, 전극 패터닝을 위한 하드마스크의 응력으로 인해 발생하는 리프팅과 크랙 등의 이상 형태 발생을 억제하여 소자의 특성 및 수율을 향상시킬 수 있는 것이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 전극패터닝을 위한 하드마스크로 사용되는 실리콘질화막의 응력을 제어하여 후속 열공정으로 인한 패턴 리프팅이나 크랙 등의 이상 형태가 발생되는 것을 억제하도록하여 수율을 향상시킬 수 있는 반도체소자의 전극 형성방법에 관한 것이다.
일반적으로, 반도체기판상에 콘택홀과 같은 개구를 형성하기 위하여 식각될 재료층, 예를들면 산화막위에 포토레지스트패턴을 형성하고 이를 에칭마스크로 하여 상기 재료층의 노출부분을 건식에칭한다.
이때, 요구되는 콘택홀의 사이즈가 작아질수록 상기 재료층의 에칭속도가 감소하고, 그 결과 에칭마스크로서 더욱 두꺼운 두께를 가지는 포토레지스트패턴을형성할 필요가 있다.
특히, 약 280 nm 의 사이즈를 가지는 메탈콘택을 형성하는 경우, 약 1.5 μm의 두께를 갖는 산화막을 건식에칭하기 위하여 약 1.6 μm의 두꺼운 포토레지스트 패턴을 형성할 필요가 있다.
그러나, ArF 엑시머 레이저를 이용하는 차세대 포토리소그래피 공정을 적용하는 경우, 약 300 nm 이상의 두꺼운 포토레지스트에서는 빛에 대한 감도가 감소되어 실제 공정에 적용하기 어렵다.
따라서, 깊고 작은 사이즈의 콘택홀을 형성하기 위해서는 폴리실리콘, Al2O3, Si3N4, SiON 등과 같은 물질로 이루어지는 하드 마스크를 사용할 필요가 있다.
이하에서 종래기술의 하드마스크를 이용한 전극형성공정에 관하여 설명하면 다음과 같다.
현재 제조되고 있는 고집적 반도체소자의 워드라인과 비트라인은 소자동작속도의 극대화를 위해 메탈실리사이드나 메탈물질로 형성한다.
메탈실리사이드 또는 메탈의 패터닝을 위해 지금까지 하드마스크로 사용하여 왔던 실리콘질화막은 전극식각시 마스크용 배리어로서 뿐만아니라 후속 콘택식각에서도 충분히 견뎌 주어야 하는 조건에선 만족할 만한 결과를 보여 준다.
종래에 사용되어 온 전극식각베리어용 하드마스크 및 캐패시터 식각방지막은 플라즈마를 이용한 기상화학증착법 또는 퍼니스(furnace)를 이용한 저압화학기상증착법으로 증착된 실리콘질화막을 사용하여 왔다.
퍼니스를 이용한 저압화학기상증착법으로 증착된 실리콘질화막은 650 ∼ 710 도의 고온에서 만들어지므로 열역학적으로 안정하여 Si3N4의 정확한 조성과 낮은 수소농도를 가지므로 식각저항성이 우수하여, 전극용 하드마스크로 사용할 경우 플라즈마를 이용한 기상화학증착법으로 증착된 실리콘질화막을 사용할 경우에 비해 낮은 두께로도 충분히 전극 식각을 견딜 수 있다.
퍼니스를 이용한 저압화학기상증착법은 증착온도를 변화시키거나 소오스 가스의 유량비를 바꾸어도 조성이 거의 변하지 않는 매우 안정된 실리콘질화막을 얻을 수 있는 방법이다.
그러나, 퍼니스를 이용한 저압화학기상증착법으로 증착된 실리콘질화막인 수소함량이 적은 Si3N4는 실리콘에 비해 열팽창계수가 높아 고온에서 증착한후 상온에서 냉각되면 실리콘기판을 비롯한 하부층에 대해 높은 인장응력을 가지므로 전극패턴 식각후 혹은 후속 열공정이후 전극패턴이 위로 말려져 올라가는 리프팅현상이나 전극패턴의 중간이 갈라지는 크랙과 같은 이상형태를 발생시키는 경우가 있어 수율을 하락시키는 단점이 있다.
이와 같은 이상 형태 발생은 하부전극물질로 역시 실리콘에 비해 인장응력을 가지는 메탈실리사이드를 사용하는 경우나 실리콘질화막 증착온도보다 높은 열공정을 후속에 행할 경우 더욱 빈번하게 일어난다.
한편, 플라즈마를 이용한 기상화학증착법으로 증착된 실리콘질화막은 400 ∼500 도의 저온에서 플라즈마의 도움을 받는 기상반응으로 만들어지는데, 만들어진 박막의 내부에 수소를 과량 함유하는 등 조성과 막질이 저압화학기상증착법으로 증착된 실리콘질화막과 달라 증착공정후 실리콘에 대해 비교적 크기가 작은 압축응력을 가지는 특성을 가지므로 후속공정에서 이상형태를 발생시킬 위험이 적다.
플라즈마를 이용한 기상화학증착법은 증착온도, 소오스 가스의 유량비 외에도 플라즈마 파워를 조절함으로써 박막의 조성을 어느정도 조절할 수 있으므로 용도에 맞도록 적절한 응력 특성을 얻을 수 있다.
그러나, 저압화학증착법으로 증착된 실리콘질화막에 비해 식각패턴 불량을 유발하거나 전극간 절연막으로서의 역할을 하지 못하여 전극간 단선을 유발할 위험이 있다. 이를 방지하기 위하여 실리콘질화막 하드마스크의 두께를 늘려 식각저항성을 높일 경우 식각을 해야 할 전극의 높이가 증가하게 되어 전극식각공정이 어려워지고 전극식각후의 단차가 높아 후속의 갭필 공정, 포토공정 및 평탄화공정에 어려움을 주는 단점이 있다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 전극 패터닝을 위한 하드마스크의 응력으로인해 발생하는 리프팅과 크랙 등의 이상 형태 발생을 억제하여 소자의 특성 및 수율을 향상시킬 수 있는 반도체 소자의 전극 형성방법을 제공함에 그 목적이 있다.
도 1은 본 발명에 따른 반도체소자의 전극 형성방법을 설명하기 위한 공정 단면도.
도 2는 본 발명에 따른 반도체소자의 전극 형성방법에 있어서, 매엽식 저압 화학 기상증착법으로 형성한 실리콘질화막의 소오스가스인 SiH4와 NH3유량비에 따른 스트레스 변화조성에 따른 스트레스 변화를 나타낸 그래프.
도 3는 본 발명에 따른 반도체소자의 전극 형성방법에 있어서, 매엽식 저압화학기상증착법으로 형성한 실리콘질화막의 소오스가스인 SiH4와 NH3중 질소와 실리콘 구성비율에 따른 스트레스 변화조성에 따른 스트레스 변화를 나타낸 그래프.
도 4a는 종래기술에 따른 반도체소자의 전극 형성방법에 있어서, Si3N4의 조성을 가진 실리콘질화막을 반도체소자의 비트라인 하드마스크에 적용한후 후속열처리에서 발생한 이상형태(크랙)의 모습을 나타낸 사진.
도 4b는 본 발명에 따른 반도체소자의 전극 형성방법에 있어서, 실리콘리치 조성을 가진 실리콘질화막을 반도체소자의 비트라인 하드마스크에 적용한후 후속 열처리에서 발생한 이상형태의 발생이 없는 모습을 나타낸 사진.
도 5는 본 발명에 따른 반도체소자의 전극 형성방법에 있어서, 매엽식 저압 화학기상증착법으로 형성한 실리콘질화막을 반도체소자에 적용시, 소오스가스(SiH4/ NH3)의 유량비와 후속열처리시 나타나는 반도체소자내 크랙 발생빈도의 변화를 나타낸 그래프.
[도면부호의설명]
11 : 반도체기판13 : 전극물질층
15 : 실리콘질화막
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 전극 형성방법은, 반도체기판상에 전극물질층을 형성하는 단계; 및 상기 전극물질층상에 매엽식 챔버를 이용한 저압화학기상증착공정에 의해 실리콘질화막을 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.
또한, 실리콘질화막의 형성시의 온도는 600 ∼ 800℃이고, 증착압력은 1 내지 500 torr인 것을 특징으로한다.
그리고, 실리콘질화막 형성시의 소오스가스로는 SiH4와 NH3또는 SiH2Cl2와 NH3를 이용하되, 실리콘과 질소조성비는 3:1 내지 3:4로 조절하는 것을 특징으로 한다.
더욱이, 상기 실리콘질화막의 응력은 -5E 8 내지 5E 10 dyne/cm2으로 조절하며, 상기 실리콘질화막은 실리콘조성이 통상의 Si3N4보다 많고 스트레스가 적은 실리콘질화막인 것을 특징으로한다.
또한, 상기 실리콘질화막은, 전극물질층상에 먼저 실리콘함량이 높은 제1 실리콘 질화막을 수 nm 증착한후 조성이 통상의 Si3N4인 제2실리콘질화막을 증착하여 이중층으로 구성할 수도 있다.
그리고, 상기 실리콘질화막은 반도체소자의 패턴 형성시에 식각방지막이나 스토퍼층으로 사용한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 전극 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명에 따른 반도체소자의 전극 형성방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 전극 형성방법은, 도 1에 도시된 바와같이, 먼저 반도체기판(11)상에 워드라인, 비트라인을 형성하기 위한 전극물질층(13)을 형성한다. 이때, 상기 전극물질층(13)은 도프트 폴리실리콘층으로 된 단일층으로 구성하거나 도프트 폴리실리콘층과 함께 메탈실리사이드 또는 메탈계열의 물질이 적층된 이중층으로 구성할 수도 있다.
이때, 단일 도프트 폴리실리콘층으로 전극을 구성할 경우에는 전극의 두께가 매우 높아지고, 도프트 폴리실리콘과 매탈계열의 물질의 이중층으로 구성할 경우에는 식각율 차이에 의한 식각 프로파일의 불량으로 인해 포토레지스트만으로 공정을 진행할 수 없다.
이러한 이유로 인해, 전극물질층(13)을 형성한다음, 상기 전극물질층(13)의 패터닝공정을 진행하기 전에 전극물질층(13)상에 실리콘조성이 실리콘질화막보다 많으면서 스트레스가 적은 하드마스크용 실리콘질화막(15)을 형성하여 후속열공정에서 발생가능한 크랙과 같은 이상형태 발생을 방지한다.
이때, 하드마스크로 사용할 실리콘질화막(15)은 매엽식 챔버를 이용한 저압화학기상증착공정으로 증착하는데, 막 증착온도는 600 내지 800 ℃, 증착압력은 1 내지 500 torr, 가스는 SiH4와 NH3또는 SiH2Cl2와 NH3를 이용하며, 소오스 가스유량비를 조절하므로써 실리콘과 질소조성비를 3 : 4 ∼ 12 : 4 정도로 조절한다.
또한, 상기 하드마스크로 사용할 실리콘질화막(15)은 500 내지 3000 Å정도로 증착한다.
그리고, 상기 실리콘질화막(15)은 인장응력이 -5E8 ∼5E10 dyne/cm2 가 나올 수 있게 소오스 가스의 비율, 증착온도, 증착압력 등 증착조건을 적절히 조절하여 진행한다.
즉, 실리콘질화막을 이루고 있는 원소중 실리콘이 차지하는 비중을 상대적으로 높게 제어하여 인장응력을 감소시키므로써 식각공정 및 후속열공정후 일어나는 이상 형태의 발생을 억제한다.
또한, 상기 실리콘질화막(15)은 반도체소자의 전극패턴 형성시에 식각방지막이나 스토퍼막으로도 사용할 수 있다. 이 경우에 소오스가스인 SiH4와 NH3또는 SiH2Cl2와 NH3를 이용하여 실리콘질화막의 실리콘비율을 조절하므로써, 후속 열공정에서 발생가능한 크랙과 같은 이상 형태 발생을 방지할 수가 있다.
그리고, 소오스가스인 SiH4또는 SiH2Cl2의 유량을 증가시켜 실리콘질화막중 실리콘의 함량을 증가시키므로써 내식각특성을 향상시킬 수 있다.
한편, 상기 하드마스크용 실리콘질화막(15)의 다른 실시예로, 먼저 전극물질층(13)상에 실리콘함량이 높은 제1실리콘질화막을 수 nm 정도로 증착한후 조성이 Si3N4인 제2실리콘질화막을 증착하여 이중층의 하드마스크를 형성할 수도 있다.
이렇게 하여, 하부전극용 물질층과 실리콘질화막간의 계면 스트레스를 감소시켜 이상 형태의 발생을 억제하는 동시에, 대부분의 하드마스크막이 Si3N4으로 구성되므로써 기존의 퍼니스 저압기상화학증착법에서 얻어지는 낮은 누설전류 및 굴절율 특성을 얻을 수 있다.
도 2는 매엽식 저압화학기상증착법으로 증착된 실리콘질화막의 소오스 가스인 SiH4/NH3가스 유량비에 따른 박막의 스트레스값 변화를 나타낸 것으로, 소오스 가스 유량비를 조절하므로써 실리콘질화막의 스트레스를 용이하게 조절할 수 있음을 보여 준다.
또한, 도 3은 실리콘질화막의 조성과 스트레스의 관계를 나타낸 그래프인데, 이 그래프로부터 실리콘질화막의 스트레스가 제어되는 원리를 알 수 있다. 즉, 실리콘질화막의 조성중 실리콘 함량이 증가할수록 막의 스트레스가 감소하는데, 이는 실리콘질화막내의 실리콘함량이 증가할수록 실리콘질화막의 열팽창계수값이 반도체소자의 하부기판인 실리콘의 열팽창계수값에 가까워지기 때문이다.
그리고, 매엽식 저압화학기상증착법을 이용하는 실리콘질화막을 양산되고 있는 반도체소자의 비트라인 하드마스크 공정에 적용한 결과, 실리콘질화막의 스트레스가 높을 경우 후속 열처리공정에서 발생하던 크랙과 리프팅과 같은 이상 형태가 발생하였으나, 실리콘질화막내의 실리콘조성을 높여 막의 스트레스를 감소시키면 이상 형태 발생이 일어나지 않음을 확인하였다.
한편, 도 4a는 본 발명에 따른 반도체소자의 비트라인 하드마스크에 매엽식 저압화학기상증착법으로 조성이 Si3N4인 실리콘질화막을 증착한후 후속 식각공정 및 열공정을 진행한후 발생한 이상형태를 나타낸 사진이며, 도 4b는 도 2와 동일한 구조에 실리콘 함량이 높은 실리콘질화막을 하드마스크로 적용한 경우 후속 식각공정및 열공정을 진행하여도 이상형태 발생이 없음을 보여 주는 사진이다.
또한, 도 5는 반도체소자에 매엽식 저압화학기상증착법을 이용한 실리콘질화막을 적용한 경우 후속열공정에서 크랙이 발생하는 빈도가 실리콘질화막 증착용 소오스 가스 유량비와 비례관계임을 나타내었다.
이 관계 그래프를 근거로 하여 SiH4의 유량비를 증가시켜 실리콘의 조성이 증가된 실리콘질화막은 실제로 양산용 반도체소자에 적용하여 크랙과 같은 이상형태 발생이 일어나지 않았으며, 전공정을 마친후 측정한 수율 역시 문제가 없음을 알 수 있다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 전극 형성방법에 의하면, 조성이 Si3N4인 실리콘질화막은 실리콘에 대해서 높은 열팽창계수를 가지므로 고온의 증착공정후에 높은 인장응력을 가지는데, 매엽식 챔버내에서 소오스 가스인 SiH4와 NH3의 비율을 조절하여 실리콘질화막의 조성중 실리콘의 비율을 증가시키면 실리콘과 열팽창계수가 비슷해지므로 실리콘에 대한 실리콘질화막의 인장응력이 감소하므로 높은 인장응력으로 유발되는 리프팅과 크랙과 같은 이상 형태의 발생을 방지할 수 있다.
또한, 전극간 단선과 이상 형태 발생을 유발하지 않는 하드 마스크를 만들므로써 소자 특성 향상 및 수율증가가 가능하다.
그리고, 식각저항성과 저항성이 우수하므로 워드라인, 비트라인, 게이트전극간 합선 현상을 막을 수 있을뿐만 아니라 고온공정후에도 응력이 작으므로 후속의 식각공정 및 열공정후에도 리프팅과 크랙 등의 이상형태 발생이 일어나지 않아 소자의 전기적 특성 및 수율을 향상시킬 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (9)
- 반도체기판상에 전극물질층을 형성하는 단계; 및상기 전극물질층상에 매엽식 챔버를 이용한 저압화학기상증착공정에 의해 실리콘질화막을 형성하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 전극 형성방법.
- 제1항에 있어서, 상기 실리콘질화막의 형성시의 온도는 600 ∼ 800℃이고, 증착압력은 1 내지 500 torr인 것을 특징으로하는 반도체소자의 전극 형성방법.
- 제1항에 있어서, 상기 실리콘질화막 형성시의 소오스가스로는 SiH4와 NH3또는 SiH2Cl2와 NH3를 이용하되, 실리콘과 질소조성비는 3:4 내지 12:4로 조절하는 것을 특징으로 하는 반도체소자의 전극 형성방법.
- 제3항에 있어서, 상기 실리콘질화막의 응력은 -5E 8 내지 5E 10 dyne/cm2으로 조절하는 것을 특징으로하는 반도체소자의 전극 형성방법.
- 제1항에 있어서, 상기 실리콘질화막은 실리콘리치한 Si3N4인 것을 특징으로하는 반도체소자의 전극 형성방법.
- 제1항에 있어서, 상기 실리콘질화막은, 전극물질층상에 먼저 실리콘함량이 높은 제1실리콘질화막을 수 nm 증착한후 조성이 Si3N4인 제2실리콘질화막을 증착하여 이중층으로 구성하는 것을 특징으로하는 반도체소자의 전극 형성방법.
- 제1항에 있어서, 상기 실리콘질화막은 반도체소자의 패턴 형성시에 식각방지막이나 스토퍼층으로 사용하는 것을 특징으로하는 반도체소자의 전극 형성방법.
- 제1항에 있어서, 상기 실리콘질화막은 500 내지 3000 Å 두께로 증착하는 것을 특징으로하는 반도체소자의 전극 형성방법.
- 제1항에 있어서, 상기 실리콘질화막은 전극 형성용 하드마스크로 사용하는 것을 특징으로하는 반도체소자의 전극 형성방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100695484B1 (ko) * | 2004-01-13 | 2007-03-15 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성 방법 |
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