KR100982600B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
실시예는 기존의 퍼니스(furnace) 장비를 이용하여 EOT(Equivalent Oxide Thickness)가 증가하면서도 소자 특성이 뛰어난 게이트 절연막을 형성할 수 있는 반도체 소자의 제조 방법을 제공한다. 실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 표면을 열산화시켜 제 1 산화막을 형성하는 단계, 상기 제 1 산화막 상에 제 1 질화막을 증착하는 단계, 상기 제 1 질화막 상에 제 2 산화막을 증착하는 단계, 상기 제 2 산화막 상에 제 2 질화막을 증착하는 단계, 상기 제 2 질화막 상에 제 3 산화막을 증착하여, 상기 제 1 산화막, 상기 제 1 질화막, 상기 제 2 산화막, 상기 제 2 질화막 및 상기 제 3 산화막으로 이루어진 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 폴리실리콘막을 형성하는 단계 및 상기 폴리실리콘막을 패터닝하여 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
게이트 절연막, 퍼니스
Description
실시예는 반도체 소자 및 그 제조 방법에 관한 것이다.
모스 트랜지스터의 성능을 향상시키는 2개의 중요한 요소는 게이트 전극 선폭 및 게이트 절연막 두께를 감소시키는 것이다. 이 중에서 게이트 절연막은 열산화 방법으로 약 50Å 이하의 두께로 형성할 수 있는 정도까지 발전하였다. 게이트 절연막을 50Å 이하로까지 형성하게 됨에 따라 게이트 열산화막은 이론적으로나 실제적으로 한계에 도달하고 있다.
따라서, 모스 트랜지스터의 성능을 계속적으로 향상시키기 위해서 게이트 열산화막을 대신할 수 있는 고유전 물질을 개발하려는 시도가 계속되어 왔다.
게이트 열산화막과 유사한 등가 산화막 두께(Equivalent Oxide Thickness;이하 EOT라 칭함)를 갖는 고유전 물질로 게이트 절연막을 형성하면, 두꺼운 게이트 고유전막으로도 얇은 게이트 산화막의 역할을 대신할 수 있다. 즉, 게이트 열산화막보다 2배 큰 유전율을 갖는 고유전 물질로 게이트를 형성하면, 게이트 열산화막의 두께보다 2배 두꺼운 게이트 고유전막으로도 EOT가 동일하여 모스 트랜지스터에 서 동일한 성능을 발휘한다. 이로 인해, 동일한 EOT 및 성능을 유지하면서 게이트 고유전막을 두껍게 형성할 수 있어 게이트로부터 채널로 향하는 누설 전류를 감소시킬 수 있는 등의 게이트 절연막의 신뢰성을 회복할 수 있다.
그런데, 종래에는 실리콘 질화막보다 고유전율을 갖는 실리콘산질화막(SiON)막을 형성하기 위하여 DPN(Decoupled Plasma Nitridation) 공정을 사용하였다. 상기 DPN 공정이란 순수 옥사이드(pure oxide)를 형성한 후 플라즈마를 이용하여 질소를 옥사이드(oxide)에 주입하여 질화물(nitride)을 형성하는 공정을 말한다. 그러나, 종래 게이트 절연막 형성 공정은 DPN 공정에 대한 장비 투자로 인하여 제조 원가가 상승하게 되고 플라즈마를 이용함에 따른 플라즈마 데미지(plasma damage)로 인한 소자 특성 저하를 초래하게 되는 문제점이 있다.
실시예는 기존의 퍼니스(furnace) 장비를 이용하여 EOT(Equivalent Oxide Thickness)가 증가하면서도 소자 특성이 뛰어난 게이트 절연막을 형성할 수 있는 반도체 소자의 제조 방법을 제공한다.
실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 표면을 열산화시켜 제 1 산화막을 형성하는 단계, 상기 제 1 산화막 상에 제 1 질화막을 증착하는 단계, 상기 제 1 질화막 상에 제 2 산화막을 증착하는 단계, 상기 제 2 산화막 상에 제 2 질화막을 증착하는 단계, 상기 제 2 질화막 상에 제 3 산화막을 증착하여, 상기 제 1 산화막, 상기 제 1 질화막, 상기 제 2 산화막, 상기 제 2 질화막 및 상기 제 3 산화막으로 이루어진 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 폴리실리콘막을 형성하는 단계 및 상기 폴리실리콘막을 패터닝하여 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판을 퍼니스 장비 내로 반입시키는 단계, 상기 퍼니스 장비 내에 산소 가스를 공급하여 상기 반도체 기판 표면을 열산화시켜 제 1 산화막을 형성하는 단계, 상기 산소 가스 및 잔류 가스를 배기하는 단계, 상기 퍼니스 장비 내에 질소 및 사일렌 가스를 공급하여 상기 제 1 산화막 상에 제 1 질화막을 증착시키는 단계, 상기 질소 가스 및 잔류 가스를 배기 하는 단계, 상기 퍼니스 장비 내에 산소 가스 및 사일렌 가스를 공급하여 상기 제 2 질화막 상에 제 2 산화막을 증착시키는 단계, 상기 산소 가스 및 잔류 가스를 배기하는 단계, 상기 퍼니스 장비 내에 질소 가스 및 사일렌 가스를 공급하여 상기 제 2 산화막 상에 제 2 질화막을 증착시키는 단계, 상기 질소 가스 및 잔류 가스를 배기하는 단계 및 상기 퍼니스 장비 내에 산소 가스 및 사일렌 가스를 공급하여 상기 제 2 질화막 상에 제 3 산화막을 증착시키는 단계를 포함하는 것을 특징으로 한다.
실시예는 질소를 포함하는 고유전율의 게이트 절연막을 형성함에 있어서 기존의 퍼니스 장비를 이용하여 형성할 수 있으므로 제조 원가를 절감할 수 있는 효과가 있다.
실시예는 게이트 절연막을 형성하는 데 있어서 플라즈마를 이용하지 않으므로 소자 특성 저하를 방지할 수 있는 효과가 있다.
또한, 실시예는 게이트 절연막에 포함되는 산화막 및 질화막을 비슷한 공정 온도에서 형성함으로써 공정 세팅 시간을 줄일 수 있어 수율을 향상시킬 수 있는 효과가 있다.
이하, 실시예에 따른 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상 세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1은 실시예에 따른 반도체 소자의 게이트 절연막 형성 방법을 보여주는 단면도이고, 도 2는 실시예에 따른 반도체 소자의 게이트 절연막 형성 방법에 있어서 공정 조건을 보여주는 표이다.
도 2의 표는 퍼니스 챔버 내로 공급되는 가스의 종류와 총 공정 시간 중 A-I 각 구간마다 공급되는 가스의 종류를 표시한 것이다. 이 표에서, '○'는 해당 가스가 퍼니스 챔버로 공급되는 것을 의미하고 '×'는 해당 가스의 퍼니스 내로의 공급이 차단됨을 의미한다.
도 1 및 도 2에 도시한 바와 같이, 반도체 기판(100)은 퍼니스 챔버로 반입되어, 상기 반도체 기판(100) 상에 총 게이트 절연막 형성 공정 시간 중 A구간 동안 산화(oxidation)가 이루어져 제 1 산화막(101)이 형성된다.
상기 A구간 동안 상기 퍼니스 챔버 내에는 산소 가스가 공급된다.
여기서, 상기 퍼니스 챔버 내에 사일렌 가스가 공급되지 않으며, 산소 가스 및 고온 처리로 상기 반도체 기판(100)이 산화 처리된다.
이후, A구간 동안 상기 제 1 산화막(101)이 형성된 다음에는 B구간 동안 상기 산소 가스 및 반응 후의 잔류 가스의 배기가 이루어진다.
상기 반응 후의 잔류 가스는 수소 가스 일 수 있다.
상기 산소 가스의 배기가 이루어지는 B구간 동안, 사일렌 가스(SiH4 gas) 가 챔버 내로 공급되어 이어지는 공정을 위하여 챔버 분위기를 안정화시킨다.
이어, C구간이 종료되고, C구간 동안 상기 퍼니스 챔버 내로 사일렌 가스 및 질소 가스(NH3 gas)가 공급되어 상기 제 1 산화막(101) 상에 제 1 질화막(102)이 증착된다.
다음, 상기 퍼니스 챔버 내의 사일렌 가스 및 질소 가스를 D구간 동안 배기한다. 이때, 반응 후 잔류 가스도 배기된다.
상기 질소 가스의 배기가 이루어지는 D구간 동안, 사일렌 가스(SiH4 gas) 가 챔버 내로 공급되어 이어지는 공정을 위하여 챔버 분위기를 안정화시킨다.
다음으로, 상기 D구간이 종료되면, E구간 동안 퍼니스 챔버 내로 사일렌 가스 및 산소 가스가 공급되어 상기 반도체 기판(100) 상의 제 1 질화막(102) 상에 제 2 산화막(103)이 증착된다.
이후, E구간 동안 상기 제 2 산화막(103)이 형성된 다음에는 F구간 동안 상기 산소 가스의 배기가 이루어진다. 이때, 반응 후 잔류 가스도 배기된다.
상기 산소 가스의 배기가 이루어지는 F구간 동안, 사일렌 가스(SiH4 gas) 가 챔버 내로 공급되어 이어지는 공정을 위하여 챔버 분위기를 안정화시킨다.
이어, F구간이 종료되고, G구간 동안 상기 퍼니스 챔버 내로 사일렌 가스 및 질소 가스(NH3 gas)가 공급되어 상기 제 2 산화막(103) 상에 제 2 질화막(104)이 증착된다.
다음, 상기 퍼니스 챔버 내의 사일렌 가스 및 질소 가스를 H구간 동안 배기한다. 이때, 반응 후 잔류 가스도 배기된다.
상기 질소 가스의 배기가 이루어지는 H구간 동안, 사일렌 가스(SiH4 gas) 가 챔버 내로 공급되어 이어지는 공정을 위하여 챔버 분위기를 안정화시킨다.
다음으로, 상기 H구간이 종료되면, 퍼니스 챔버 내로 사일렌 가스 및 산소가스가 I구간 동안 공급되어 상기 반도체 기판(100) 상의 제 2 질화막(104) 상에 제 3 산화막(105)이 증착된다.
상기 퍼니스 챔버 내의 온도 조건은 600℃~900℃ 일 수 있다.
상기 제 1 산화막(101), 제 1 질화막(102), 제 2 산화막(103), 제 2 질화막(104) 및 제 3 산화막(105)은 각 공정 시간 및 게이트 절연막의 총 공정 시간은 게이트 절연막(110)의 두께, 가스의 유량 및 온도에 따라 달라질 수 있다.
예를 들어, 상기 게이트 절연막(110)의 총 공정 시간이 7분 30초, A구간은 90초, C구간은 60초, E구간은 120초, G구간은 60초, I구간은 120초일수 있다. 또한, B, D, F, H구간은 가스 배기 공정으로 각각 5초일 수 있으며, 상기 각 공정 시간은 ±10% 의 오차 범위 내에서 이루어질 수 있다.
상기 제 1 산화막(101)은 열산화에 의하여 형성된 옥시데이션(oxidation) 막 이고, 제 2 및 제 3 산화막(103, 105)은 증착막이다. 또한, 상기 제 1 및 제 2 질화막(102, 104)도 증착막이다.
상기 제 1 산화막(101), 제 1 질화막(102), 제 2 산화막(103), 제 2 질화막(104) 및 제 3 산화막(105)은 공정이 진행되면서 각 층간 경계가 명확하게 드러나지 않을 수도 있으며, 게이트 절연막(110) 전체 특성은 실리콘산질화막과 유사하다.
여기서, 상기 게이트 절연막(110)의 전체 두께는 10Å~50Å일 수 있다. 바람직하게는 상기 게이트 절연막(110)은 다수의 막이 적층된 복합 막질임에도 불구하고 25~30Å의 두께로 얇게 형성할 수도 있다.
상기 게이트 절연막(110)에서 전체 질소의 량은 전체 질량 중 10~20%가 될 수 있도록 상기 질소 가스 공급량을 조절한다.
이와 같이, 상기 퍼니스 챔버에서 다수의 산화막 및 질화막을 공급 가스만 교체하면서 연속적으로 증착시킬 수 있어 공정 시간이 단축될 뿐만 아니라, 공정이 간단하면서도 원하는 막질의 게이트 절연막(110)을 형성할 수 있게 된다.
실시예는 질소를 포함하는 고유전율의 게이트 절연막(110)을 형성함에 있어서 기존의 퍼니스 장비를 이용하여 형성할 수 있으므로 제조 원가를 절감할 수 있다.
실시예는 게이트 절연막(110)을 형성하는 데 있어서 플라즈마를 이용하지 않으므로 소자 특성 저하를 방지할 수 있는 효과가 있으며, 게이트 절연막(110)에 포함되는 산화막 및 질화막을 비슷한 공정 온도에서 형성함으로써 공정 세팅 시간을 줄일 수 있어 수율을 향상시킬 수 있다.
도 3 및 도 4는 실시예에 따른 반도체 소자의 제조 방법을 보여주는 단면도들이다.
도 3에 도시한 바와 같이 상기 게이트 절연막(110)이 형성된 반도체 기판(100) 전면에 폴리실리콘막(120)을 형성한다.
상기 폴리실리콘막(120)은 게이트 형성을 위한 것으로, LPCVD(low pressure chemical vapor deposition)법으로 형성할 수 있다.
이후, 도 4에 도시한 바와 같이, 상기 폴리실리콘막(120) 상에 포토레지스트 패턴을 형성하고 반응성 이온 식각 등의 방법으로 패터닝하여 게이트 패턴(120a) 및 게이트 패턴(120a) 하부의 게이트 절연막 패턴(110a)을 형성할 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 실시예에 따른 반도체 소자의 게이트 절연막 형성 방법을 보여주는 단면도이다.
도 2는 실시예에 따른 반도체 소자의 게이트 절연막 형성 방법에 있어서 공정 조건을 보여주는 표이다.
도 3 및 도 4는 실시예에 따른 반도체 소자의 제조 방법을 보여주는 단면도들이다.
<도면의 주요부분에 대한 부호 설명>
100 : 반도체 기판 101 : 제 1 산화막
102 : 제 1 질화막 103 : 제 2 산화막
104 : 제 2 질화막 105 : 제 3 산화막
110 : 게이트 절연막 110a : 게이트 절연막 패턴
120 : 폴리실리콘막 120a : 게이트 패턴
Claims (10)
- 반도체 기판 표면을 열산화시켜 제 1 산화막을 형성하는 단계;상기 제 1 산화막 상에 제 1 질화막을 증착하는 단계;상기 제 1 질화막 상에 제 2 산화막을 증착하는 단계;상기 제 2 산화막 상에 제 2 질화막을 증착하는 단계;상기 제 2 질화막 상에 제 3 산화막을 증착하여, 상기 제 1 산화막, 상기 제 1 질화막, 상기 제 2 산화막, 상기 제 2 질화막 및 상기 제 3 산화막으로 이루어진 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 폴리실리콘막을 형성하는 단계; 및상기 폴리실리콘막을 패터닝하여 게이트 패턴을 형성하는 단계를 포함하고,상기 제 1 산화막, 상기 제 1 질화막, 상기 제 2 산화막, 상기 제 2 질화막 및 상기 제 3 산화막은 퍼니스 장비에서 연속으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 삭제
- 제 1항에 있어서,상기 퍼니스 장비의 온도는 600~900℃인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 게이트 절연막에서 질소의 량은 전체 질량의 10~20%인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 게이트 절연막의 두께는 10~50Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 기판을 퍼니스 장비 내로 반입시키는 단계;상기 퍼니스 장비 내에 산소 가스를 공급하여 상기 반도체 기판 표면을 열산화시켜 제 1 산화막을 형성하는 단계;상기 산소 가스 및 잔류 가스를 배기하는 단계;상기 퍼니스 장비 내에 질소 및 사일렌 가스를 공급하여 상기 제 1 산화막 상에 제 1 질화막을 증착시키는 단계;상기 질소 가스 및 잔류 가스를 배기하는 단계;상기 퍼니스 장비 내에 산소 가스 및 사일렌 가스를 공급하여 상기 제 2 질화막 상에 제 2 산화막을 증착시키는 단계;상기 산소 가스 및 잔류 가스를 배기하는 단계;상기 퍼니스 장비 내에 질소 가스 및 사일렌 가스를 공급하여 상기 제 2 산화막 상에 제 2 질화막을 증착시키는 단계;상기 질소 가스 및 잔류 가스를 배기하는 단계; 및상기 퍼니스 장비 내에 산소 가스 및 사일렌 가스를 공급하여 상기 제 2 질화막 상에 제 3 산화막을 증착시키는 단계를 포함하고,상기 배기하는 단계들에서, 상기 퍼니스 장비 내로 사일렌 가스를 공급하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 삭제
- 제 6항에 있어서,상기 제 1 산화막을 형성하는 공정 시간은 90초±10%, 상기 제 1 질화막을 형성하는 공정 시간은 60초±10%, 상기 제 2 산화막을 형성하는 공정 시간은 120초±10%, 상기 제 2 질화막을 형성하는 공정 시간은 60초±10%, 상기 제 3 산화막을 형성하는 공정은 120초±10% 인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6항에 있어서,상기 제 1 질화막 및 상기 제 2 질화막의 질소의 량은 상기 제 1 산화막, 상기 제 1 질화막, 상기 제 2 산화막, 상기 제 2 질화막 및 상기 제 3 산화막의 총 질량의 10~20%인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6항에 있어서,상기 제 1 산화막, 상기 제 1 질화막, 상기 제 2 산화막, 상기 제 2 질화막 및 상기 제 3 산화막의 총 두께는 10~50Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
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| US5981404A (en) * | 1996-11-22 | 1999-11-09 | United Microelectronics Corp. | Multilayer ONO structure |
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