KR20020041608A - 반도체 소자의 게이트 제조방법 - Google Patents

반도체 소자의 게이트 제조방법 Download PDF

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KR20020041608A
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Abstract

본 발명은 반도체 소자의 게이트 제조방법에 관한 것으로, 소자를 분리하는 필드산화막이 형성된 반도체 기판상에 게이트용 실리콘 산화막을 형성하는 단계; 상기 실리콘 산화막 상부에 제1 실리콘 질화막을 증착하는 단계; 상기 제1 실리콘 질화막의 질소함량을 높이기 위해 제1 열처리를 수행하는 단계; 상기 제1 열처리 후의 결과물상에 제2 실리콘 질화막을 증착하는 단계; 상기 제2 실리콘 질화막의 질소함량을 높이기 위해 제2 열처리를 수행하는 단계; 상기 제2 열처리후의 결과물을 제3 열처리하여 상기 제2 질화막 상부에 박막의 산화막을 형성하는 단계; 및 상기 박막의 산화막을 포함하는 반도체 기판상에 게이트 전극용 폴리실리콘막을 증착하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다. 이에의해, 상기 실리콘 질화막은 조성적으로 완전한 Si3N4로 형성될 수 있다.

Description

반도체 소자의 게이트 제조방법{METHOD FOR MANUFACTURING GATE IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 게이트 제조방법에 관한 것으로, 보다 구체적으로는, 게이트 산화막 특성을 향상시킨 게이트 제조방법에 관한 것이다.
반도체의 집적도가 높아짐에 따라 반도체 소자의 게이트 산화막도 계속 박막화되어가고 있다. 그러나 게이트 산화막이 약 30Å 이하에서는 다이렉트 터널링(direct tunneling)이 일어나기 때문에 이러한 게이트 산화막은 반도체에 적용할 수 없다. 그러므로 최근에는 유전율이 높은 실리콘 질화막을 얇은 게이트 산화막위에 적층하여 사용함으로써 반도체의 속도도 높이고, 전기적 두께는 동일하면서도 물리적인 두께는 두껍게 하여 상기와 같은 문제점을 해결하고 있다. 다이렉트 터널링은 물리적인 두께에 영향을 받기 때문에 이러한 적층으로 형성되는 즉 게이트 산화막과 실리콘 질화막이 적층된 구조는 동작시 게이트 전류를 줄이고, 반도체의 신뢰성을 높인다.
도 1은 종래 기술에 따른 반도체 기판상에 적층 게이트 산화막이 형성된 단면도를 도시한 것이다.
반도체 기판(1)상에 일정 두께의 열산화막(2)을 성장시키고, 상기 열산화막(2) 상부에 실리콘 질화막(3)을 화학증기증착방법으로 증착시킨다. 그런다음 상기 실리콘 질화막(3)이 형성된 반도체 기판(1)을 높은 온도에서 O2, N2, N2O, 또는 NH3의 분위기에서 후속 열처리를 해줌으로써 적층 게이트 산화막을 형성시킨다.
이후, 도시되지는 않았지만, 계속해서 반도체 소자의 게이트 형성과정이 이어진다.
그러나 일정 두께의 열산화막(2) 상부에 화학적 증착법으로 증착된 얇은 두께의 실리콘 질화막(3)은 조성적으로 완전한 Si3N4으로 형성되지 못하고 Si의 양이 상대적으로 많아 Si 본딩이 끊어진 상태가 된다. 조성적으로 완전치 못한 Si3N4는그 만큼 트랩 사이트가 많이 존재하기 때문에 게이트나 기판으로부터 주입되는 전자들을 쉽게 트랩하여 누설 전류를 증가시키고, 쉽게 깨지는 특성을 갖게 된다. 또한, 이러한 실리콘 질화막(3)은 실리콘 질화막위를 얇게 산화시키기 위한 후속 O2나 N2O 열처리에서 산소가 실리콘 질화막내의 많은 양의 Si와 결합하여 실리콘 질화막 자체를 실리콘 산화막으로 만들어 버리기 때문에 적층 게이트 산화막의 이점이 없어지게 된다.
따라서, 최근에는 NH3분위기에서 열처리를 수행하여 실리콘 질화막에 질소함량을 증가시켜주고 있으나 효과적으로 질소함량을 증가시켜 주지 못하고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 신뢰성 높은 적층게이트 산화막을 제조함에 있어서 실리콘 산화막 상에 실리콘 질화막을 다단으로 증착시키면서 후속 열처리를 수행하여 실리콘 질화막내의 질소함량을 증가시켜주고, 신뢰성 높은 게이트 산화막을 제조하는 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 소자의 게이트 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2b는 본 발명의 반도체 소자의 게이트 제조방법을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호설명 *
11 : 반도체 기판 12 : 필드 산화막
13 : 게이트용 실리콘 산화막 14 : 제1 실리콘 질화막
15 : 제2 실리콘 질화막 16 : 박막의 산화막
상기와 같은 목적을 달성하기 위하여, 본 발명은, 소자를 분리하는 필드산화막이 형성된 반도체 기판상에 게이트용 실리콘 산화막을 형성하는 단계; 상기 실리콘 산화막 상부에 제1 실리콘 질화막을 증착하는 단계; 상기 제1 실리콘 질화막의 질소함량을 높이기 위해 제1 열처리를 수행하는 단계; 상기 제1 열처리 후의 결과물상에 제2 실리콘 질화막을 증착하는 단계; 상기 제2 실리콘 질화막의 질소함량을 높이기 위해 제2 열처리를 수행하는 단계; 상기 제2 열처리후의 결과물을 제3 열처리하여 상기 제2 질화막 상부에 박막의 산화막을 형성하는 단계; 및 상기 박막의 산화막을 포함하는 반도체 기판상에 게이트 전극용 폴리실리콘막을 증착하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 게이트용 실리콘 산화막은 30Å 두께 이하의 일정두께로 성장시키며, 상기 제1 실리콘 질화막은 화학증착법으로 30Å 이하의 일정두께로 증착한다.
여기서, 상기 제1 실리콘 질화막은 500 ~ 800℃ 범위에서 SiH4가스는 50 ~ 1000sccm의 유량, NH3가스는 800 ~ 1000sccm 유량의 공정조건으로 진행되는 것을 특징으로 한다.
상기 제1 열처리는 NH3, N2O, 및 NO 가스중 어느 하나에 의해 열처리되며, 상기 제1 열처리는 900℃ 조건에서 NH3가스를 50 ~ 1000sccm의 유량으로 진행하는 것을 특징으로 한다.
상기 제2 실리콘 질화막은 5 ~ 40Å 범위의 두께로 형성된다.
또한, 상기 제1, 제2 실리콘 질화막 증착과 질소함량을 높이는 열처리 공정은 인-시튜로 반복하여 공정을 연속하여 진행할 수도 있다.
아울러, 상기 제3 열처리는 NO 및 N2O 가스 중 어느 하나에 의해 열처리가 수행된다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 게이트 제조방법에 대한 바람직한 일실시예를 상세히 설명한다.
도 2a 내지 도 2b는 본 발명의 반도체 소자의 게이트 제조방법을 설명하기 위한 단면도이다.
먼저, 도 2a를 참조하면, 소자를 분리하는 필드산화막(12)이 형성된 반도체 기판(11)상에 게이트용 실리콘 산화막(13)을 형성한다. 게이트용 실리콘 산화막(13)은 바람직하게 30Å 두께 이하의 일정두께로 성장시킨다. 그런다음, 상기 게이트용 실리콘 산화막(13) 상부에 제1 실리콘 질화막(14)을 증착하여 적층된 구조를 갖는 게이트 산화막을 형성한다. 상기 제1 실리콘 질화막(14)은 화학증착법으로 바람직하게 30Å 이하의 일정두께로 증착된다. 여기서, 상기 제1 실리콘 질화막(14)은 500 ~ 800℃의 온도범위 및 SiH4가스의 유량을 50 ~ 1000sccm, NH3가스의 유량을 800 ~ 1000sccm의 조건으로 하여 진행된다.
이어서, 상기와 같은 적층된 구조의 게이트 산화막을 포함하는 반도체 기판(11)에 질소함량을 높이기 위한 제1 열처리 공정을 수행한다. 상기 제1 열처리는 NH3, N2O, 및 NO 가스중 어느 하나에 의해 열처리되며, 900℃ 조건에서 NH3가스를 50 ~ 1000sccm의 유량을 이용하여 진행된다.
다음, 도 2b를 참조하면, 제1 실리콘 질화막(14) 상부에 제2 실리콘 질화막(15)을 화학 증착법으로 바람직하게 5 ~ 40Å 두께 이하로 증착시킨 후, 이어서 NH3분위기에서 제2 열처리 공정을 수행하여 제2 실리콘 질화막(15)의 질소함량을 높인다.
그런다음, 상기 단계까지의 결과물을 NO, 또는 N2O 가스를 이용하여 제3 열처리를 수행함으로써 제2 실리콘 질화막(15)상에 박막의 산화막(16)을 형성한 후, 이후 도시되지는 않았지만, 상기 박막의 산화막(16) 상부에 게이트용 폴리실리콘막을 증착하여 게이트 제조공정을 수행한다.
상술한 실시예에서는 제1, 제2 즉, 다단계의 실리콘 질화막 증착과 NH3분위기에서의 열처리를 따로 분리하여 진행하였지만, 이러한 과정은 인-시튜로 연속해서 진행함으로써, 공정 단순화를 기할 수 있다.
아울러, 상술한 본 발명은 실리콘 질화막 증착과 NH3열처리를 여러단계로 나누어 진행시킬 수 있으며, 이와같은 방법으로 실리콘 질화막은 쉽게 질화되기 때문에, Si3N4의 화학적 조성을 맞춰줄 수 있다. 또한, 후속 NO나 N2O 열처리에서도 실리콘 질화막 자체가 쉽게 산화되지 않아 적층 구조로된 게이트 산화막의 물리적, 전기적 두께를 증가시키지 않고 후속 공정을 진행할 수 있기 때문에 후속 공정이 용이해지는 면이 있다.
이상에서 자세히 설명한 바와같이, 게이트용 실리콘 산화막 상에 실리콘 질화막 증착과 NH3분위기에서의 후속 열처리를 다단계로 수행하여 적층된 구조의 게이트 산화막을 제조함으로써, 실리콘 질화막에 효과적으로 질소함량을 높여줄 수 있게 된다.
또한, 실리콘 질화막내에 끊어진 Si 본딩을 질소와 결합시킴으로서 트랩사이트를 감소시키고 게이트 산화막의 신뢰성을 증가시키는 것과 함께, 후속 NO 또는N2O 열처리시 실리콘 질화막의 산화를 억제하여 후속 공정이 용이해지는 효과가 있다. 이에따라, 게이트 특성이 개선되고, 수율 향상의 효과가 발생한다.
기타, 본 발명의 요지를 벗어나지 않는 범위내에서 다양하게 변경하여 실시할 수 있다.

Claims (9)

  1. 소자를 분리하는 필드산화막이 형성된 반도체 기판상에 게이트용 실리콘 산화막을 형성하는 단계;
    상기 실리콘 산화막 상부에 제1 실리콘 질화막을 증착하는 단계;
    상기 제1 실리콘 질화막의 질소함량을 높이기 위해 제1 열처리를 수행하는 단계;
    상기 제1 열처리 후의 결과물상에 제2 실리콘 질화막을 증착하는 단계;
    상기 제2 실리콘 질화막의 질소함량을 높이기 위해 제2 열처리를 수행하는 단계;
    상기 제2 열처리후의 결과물을 제3 열처리하여 상기 제2 질화막 상부에 박막의 산화막을 형성하는 단계; 및
    상기 박막의 산화막을 포함하는 반도체 기판상에 게이트 전극용 폴리실리콘막을 증착하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  2. 제 1항에 있어서,
    상기 게이트용 실리콘 산화막은 30Å 두께 이하의 일정두께로 성장시키는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  3. 제 1항에 있어서,
    상기 제1 실리콘 질화막은 화학증착법으로 30Å 이하의 일정두께로 증착하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  4. 제 1항에 있어서,
    상기 제1 실리콘 질화막은 500 ~ 800℃의 온도범위 및 SiH4가스의 유량을 50 ~ 1000sccm, NH3가스의 유량을 800 ~ 1000sccm의 조건으로 하여 진행되는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  5. 제 1항에 있어서,
    상기 제1 열처리는 NH3, N2O, 및 NO 가스중 어느 하나에 의해 열처리되는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  6. 제 5항에 있어서,
    상기 제1 열처리는 900℃ 조건에서 NH3가스를 50 ~ 1000sccm의 유량으로 진행하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  7. 제 1항에 있어서,
    상기 제2 실리콘 질화막은 5 ~ 40Å 범위의 두께를 갖는 것을 특징으로 하는반도체 소자의 게이트 제조방법.
  8. 제 1항에 있어서,
    상기 제1, 제2 실리콘 질화막 증착과 질소함량을 높이는 열처리 공정은 인-시튜로 반복하여 공정을 연속하여 진행하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  9. 제 1항에 있어서,
    상기 제3 열처리는 NO 및 N2O 가스 중 어느 하나에 의해 수행되는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
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