KR20070018223A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 텅스텐 게이트 박막의 산화 방지를 위하여 형성하는 측벽 질화막을 래디컬 산화 공정을 도입하여 산화시킴으로써 유전 상수가 낮은 실리콘 산화막을 최종 형성시켜 프로그램 및 소거 바이어스 인가시 셀의 오동작을 유발시키는 간섭현상을 개선 시킬 수 있다. 또한, 유전체막에서 발생되는 스마일(smile)이 개선 시킬 수 있으며, 텅스텐 게이트 하부의 폴리 실리콘 게이트 측벽에 전기적 특성이 우수한 산화막을 형성하여 소자 특성을 개선 시킬 수 있다.
극감압 래디컬 산화 공정, 텅스텐막 게이트, 선택적 산화, 이상산화, 스마일
Description
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 게이트 산화막
104 : 제1폴리실리콘막 106 : 유전체막
108 : 제2폴리실리콘막 110 : 텅스텐막
112 : 실리콘산화질화막 114 : 하드 마스크 패턴
116 : 질화막 118 : 감광막 패턴
120 : 산화막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 텅스텐막으로 게이 트를 형성하기 위한 반도체 소자의 제조방법에 관한 것이다.
FET(Field Effect Transistor) 구조에 사용되는 게이트 전극 물질이 텅스텐실리사이드막 이였으나, 비저항 감소를 위하여 텅스텐막으로 대체되어 지고 있다.
STI(Shallow Trench Isolation)를 적용한 반도체 소자에서의 게이트 형성방법을 설명하기로 한다. 셀 영역, 선택 트랜지스터 영역(DSL 및 SSL) 및 주변(peri) 영역이 확정된 반도체 기판 상부에 게이트 산화막, 제1폴리실리콘막 및 유전체막을 형성한 후, 선택 트랜지스터 영역과 주변 영역의 유전체막을 제거한다. 전체 구조 상부에 제2폴리실리콘막, 텅스텐막 및 하드 마스크막을 순차적으로 형성한다. 하드 마스크막을 패터닝한 후, 패터닝된 하드 마스크막을 마스크로 텅스텐막, 제2폴리실리콘막, 유전체막 및 제1폴리실리콘막을 식각하여 컨트롤 게이트를 형성한다. 이때, 선택 트랜지스터 영역과 주변 영역에서는 게이트가 형성 되지만, 셀 영역에서는 유전체막 상부에서 식각이 정지되므로 셀과 셀이 분리되지 않는다. 이로 인해, 선택 트랜지스터 영역과 주변 영역에 감광막 패턴(Photo Resist)을 형성한 후, 셀 영역의 유전체막 및 제1폴리실리콘막을 식각하여 게이트를 형성한다. 게이트 측면에 재산화(re-oxidation) 공정을 실시하여 산화막을 성장시켜 형성한다.
그러나, 상술한 바와 같이 텅스텐막을 이용하여 게이트를 형성할 경우, 낮은 산화 임계점으로 인하여 후속 열 공정 단계에서 텅스텐막에 이상 산화가 발생된다. 텅스텐막의 이상 산화를 방지하기 위해서 선택적 산화(selective oxidation) 공정 및 텅스텐막을 캡핑할 수 있는 질화막 공정을 적용하였다. 그러나 유전체막으로의 산화 침투로 스마일(smile) 현상이 발생 되고, 텅스텐막을 캡핑할 때 유전율이 높 은 질화막을 사용함으로써 셀간의 오동작을 유발시키는 간섭현상이 발생되며, 질화막과 폴리실리콘막 간에 스트레스를 발생시킨다. 이로 인해, 소자의 신뢰성을 저하시킨다.
상술한 문제점을 해결하기 위해 안출된 본 발명은 재산화공정에서 극감압 래디컬 산화공정을 도입하여 질화막의 조성을 변화시키고, 유전체막의 스마일 현상을 개선하기 위한 반도체 소자의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 셀 영역, 선택 트랜지스터 영역 및 주변 영역이 정의된 반도체 기판 상부에 게이트 산화막, 제1폴리실리콘막 및 유전체막을 형성한 후, 상기 선택 트랜지스터 영역 및 주변 영역에 형성된 상기 유전체막을 제거하는 단계와, 전체 구조 상부에 제2폴리실리콘막, 텅스텐막 및 하드 마스크 패턴을 형성한 후, 상기 하드 마스크 패턴을 마스크로 노출된 상기 텅스텐막 및 제2폴리실리콘막을 식각하는 제1 식각 단계와, 전체 구조 상부에 질화막을 형성한 후, 상기 선택 트랜지스터 영역 및 주변 영역에 게이트가 형성되는 반면, 상기 셀 영역의 상기 유전체막 상부에서 식각이 정지하도록 전면 식각 공정을 실시하는 제2 식각 단계와, 상기 셀 영역의 상기 유전체막 및 제1폴리실리콘막을 식각하여 게이트를 형성하는 제3 식각 단계와, 재산화공정을 실시하여 상기 게이트 측벽에 산화막을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하면, 패턴 밀도가 높은 셀 영역(10)과 패턴 밀도가 낮은 선택 트랜지스터 영역(20) 및 주변 영역(30)이 확정된 반도체 기판(100)이 제공된다. 반도체 기판(100) 상부에 게이트 산화막(102), 제1폴리실리콘막(104) 및 유전체막(106)을 형성한 후, 선택 트랜지스터 영역(20)과 주변 영역(30)에 형성된 유전체막(106)을 제거한다. 전체 구조 상부에 제2폴리실리콘막(108), 텅스텐막(110), 실리콘산화질화막(112) 및 하드 마스크막(114)을 순차적으로 형성한다. 하드 마스크막(114)을 패터닝한 후, 패터닝된 하드 마스크막(114)에 의해 노출된 선택 트랜지스터 영역(20) 및 주변 영역(30)의 실리콘산화질화막(112), 텅스텐막(110) 및 제2폴리실리콘막(108)이 제거된다. 이때, 패턴 밀도가 낮은 셀 영역(10)의 제2폴리실리콘막(108)도 일부 제거된다. 이를 로딩 효과라고 한다. 그런 다음, 텅스텐막(110)의 이상산화를 방지하기 위해 전체 구조 상부에 질화막(116)을 형성한다.
상술한 공정에 있어서, 하드 마스크막(114) 패턴 공정시 하드 마스크 패턴(114)은 50mTorr 내지 150mTorr의 압력, 100W 내지 300W의 바이어스 파워, CF4, CHF 및 O2를 혼합한 혼합 가스를 이용한 식각 공정에 의해 식각된다.
셀 영역(10)의 제2 폴리실리콘막(108)은 30Å 내지 50Å의 두께 정도 식각되고, 선택 트랜지스터 영역(20) 및 주변 영역(30)의 제2 폴리실리콘막(108)은 30Å 내지 100Å의 두께 정도 식각 된다.
질화막(116)은 배치 타입 CVD(Chemical Vapor Deposition; 화학기상 증착법)와 챔버 타입 PE-CVD(Plasma Enhanced Chemical Vapor Deposition)로 형성된다. 이때, 배치 타입 CVD 방식에 있어서, 텅스텐막의 산화를 방지하기 위하여 NH3 분위기에서 어닐(anneal) 공정을 진행한다. 이후, 700℃ 내지 760℃의 온도, 0.2Torr 내지 0.5Torr의 압력하에서, SiH2Cl2 및 NH3를 혼합한 혼합 가스를 이용하여 질화막(116)을 형성한다. 챔버 타입 PE-CVD 방식에 있어서는 400℃ 내지 600℃의 온도, 10-2Torr 내지 10-7Torr의 압력하에서, SiH2Cl2 및 NH3를 혼합한 혼합 가스를 이용하여 질화막(116)을 형성한다.
도 1b를 참조하면, 질화막(116) 형성 이후, 하드 마스크 패턴(114)을 마스크로 하여 전면 식각 공정을 실시함으로써 선택 트랜지스터 영역(20) 및 주변 영역(30)에서는 잔여 제2 폴리실리콘막(108) 및 제1폴리실리콘막(104)이 제고되어 게이트가 형성되는 반면, 셀 영역(10)에서는 유전체막(106)이 베리어 역할을 함으로 유전체막(106) 상부에서 식각이 정지되어 잔여 제2 폴리실리콘막(108)만 제거된다.
상술한 공정에 있어서, 전술한 식각 공정은 30mTorr 내지 100mTorr의 압력, 200W 내지 500W의 상부 바이어스 파워, 100W 내지 300W의 하부 바이어스 파워 하에서, HBr 및 He를 혼합한 혼합 가스를 이용하여 실시된다. 또한, 전술한 식각 공정시 질화막(116) 및 하드 마스크 패턴(114)의 일부가 제거되어 질화막(116) 및 하드 마스크 패턴(114)의 두께가 얇아진다.
도 1c를 참조하면, 선택 트랜지스터 영역(20)과 주변 영역(30)의 콘택 영역을 커버링하는 감광막 패턴(118)을 형성한 후, 감광막 패턴(118)을 마스크로 셀 영역(10)의 유전체막(106) 및 제1폴리실리콘막(104)을 제거한다.
상술한 공정에 있어서, 셀 영역(10)의 노출된 유전체막(106)은 4mTorr 내지 6mTorr의 압력, 300W 내지 500W의 상부 바이어스 파워, 100W 내지 200W의 하부 바이어스 파워, CF4의 가스의 조건으로 제거되고, 셀 영역(10)의 노출된 제1폴리실리콘막(104)은 30mTorr 내지 100mTorr의 압력, 200W 내지 500W의 상부 바이어스 파워, 100W 내지 300W의 하부 바이어스 파워, HBr 및 He를 혼합한 혼합 가스의 조건으로 제거된다.
도 1d를 참조하면, 감광막 패턴(118)을 제거한 후, 재산화공정 예를 들어, 극감압 래디컬 산화(Radical Oxidation)공정을 실시하여 셀 영역(10), 선택 트랜지스터 영역(20) 및 주변 영역(30)에 형성된 게이트 측벽에 산화막(120)이 형성된다.
상술한 공정에서, 재산화공정을 실시하기 전에 산화막(120)의 특성을 높이기 위해 게이트 표면의 유기물을 제거하고, 100℃ 내지 600℃의 온도에서 O3처리 공정을 실시한다. 재산화공정은 배치(Batch) 타입의 열 공정으로 진행되는 극감압 래디 컬 산화공정을 적용한다. 이때, 감압 래디컬 산화공정은 0.2Torr 내지 0.5Torr의 압력, H2 및 O2를 혼합한 혼합 가스, 폴리실리콘막 및 질화막의 산화율이 좋아지는 750℃ 내지 900℃의 온도의 조건으로 실시된다. 감압 래디컬 산화공정으로 형성된 산화막(120)은 불순물이 적으며, 실리콘과 반응시 표면의 댕글링 본드(Dangling bond)를 치환함으로써 트랩(trap) 전하 개선에 효과적이다.
도 1e를 참조하면, 도 1e의 공정은 도 1c 공정을 실시한 이후의 공정으로 다음과 같이 도 1d 공정과 동일한 공정 단계를 가진다. 감광막 패턴(118)을 제거한 후, 재산화공정 예를 들어, 극감압 래디컬 산화(Radical Oxidation)공정을 실시하여 셀 영역(10), 선택 트랜지스터 영역(20) 및 주변 영역(30)에 형성된 게이트 측벽에 산화막(120)이 형성된다.
상술한 공정에 있어서, 극감압 공정은 압력을 낮추는 공정이므로 낮은 실리콘 산화율을 갖고 있고, 래티컬 산화공정은 산화막 소오스의 래티컬 반응을 이용하는 공정이므로 높은 단차비(Aspects Ratio)와 함께 Si3N4와 같은 질화막(116)의 표면을 산화시킬 수 있다. 이로 인해, Si3N4인 질화막(116)의 표면을 유전율이 낮은 SiO2로 산화시켜 셀 영역(10), 선택 트랜지스터 영역(20) 및 주변 영역(30)의 게이트 측벽은 산화막으로 적층된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하 여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의하면, 텅스텐막 측벽에 형성된 질화막을 재산화공정으로 산화시킴으로써 산화막과 질화막으로 적층 되거나 또는 산화막으로 적층되고, 텅스텐막 측벽에 SiO2를 형성함으로써 프로그램 및 소거 바이어스 인가시 셀의 오동작을 유발시키는 간섭현상을 개선 시킬 수 있다.
또한, 래디컬 산화공정으로 게이트 산화막 영역의 재산화를 방지하고, 유전체막의 스마일을 개선함으로써 게이트 산화막과 유전체막의 EOT(Effective Oxide Thickness) 변동을 최소화시킬 수 있고, 스마일 현상 감소로 인해 동작 속도를 향상시킬 수 있다. 게다가, 게이트 산화막 영역의 스트레스에 의한 트랩 전하 밀도를 감소시키고, 불순물 및 댕글링 본드를 개선하여 게이트 측벽의 특성을 우수하게 하며, 소자의 보존 및 안정도 특성을 개선할 수 있다.
Claims (15)
- 셀 영역, 선택 트랜지스터 영역 및 주변 영역이 정의된 반도체 기판 상부에 게이트 산화막, 제1폴리실리콘막 및 유전체막을 형성한 후, 상기 선택 트랜지스터 영역 및 주변 영역에 형성된 상기 유전체막을 제거하는 단계;전체 구조 상부에 제2폴리실리콘막, 텅스텐막 및 하드 마스크 패턴을 형성한 후, 상기 하드 마스크 패턴을 마스크로 노출된 상기 텅스텐막 및 제2폴리실리콘막을 식각하는 제1 식각 단계;전체 구조 상부에 질화막을 형성한 후, 상기 선택 트랜지스터 영역 및 주변 영역에 게이트가 형성되는 반면, 상기 셀 영역의 상기 유전체막 상부에서 식각이 정지하도록 전면 식각 공정을 실시하는 제2 식각 단계;상기 셀 영역의 상기 유전체막 및 제1폴리실리콘막을 식각하여 게이트를 형성하는 제3 식각 단계; 및재산화공정을 실시하여 상기 게이트 측벽에 산화막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 하드 마스크 패턴은 50mTorr 내지 150mTorr의 압력, 100W 내지 300W의 바이어스 파워, CF4, CHF 및 O2를 혼합한 혼합 가스를 이용한 식 각 공정에 의해 형성되는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 제1 식각 공정시 상기 셀 영역의 상기 제2폴리실리콘막은 30Å 내지 50Å의 두께 정도 식각되는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 제1 식각 공정시 상기 선택트랜지스터 영역 및 주변 영역의 상기 제1폴리실리콘막은 30Å 내지 100Å의 두께 정도 식각되는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 질화막은 배치 타입 CVD 방식 또는 챔버 타입 PE-CVD 방식으로 형성되는 반도체 소자의 제조방법.
- 제5항에 있어서, 상기 배치 타입 CVD 방식은 NH3 분위기에서 어닐 공정을 진행한 후, 700℃ 내지 760℃의 온도, 0.2Torr 내지 0.5Torr의 압력, SiH2Cl2 및 NH3를 혼합한 혼합 가스를 이용하여 실시되는 반도체 소자의 제조방법.
- 제5항에 있어서, 상기 챔버 타입 PE-CVD 방식은 400℃ 내지 600℃의 온도, 10-2Torr 내지 10-7Torr의 압력, SiH2Cl2 및 NH3를 혼합한 혼합 가스를 이용하여 실시되는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 제2 식각 단계는 30mTorr 내지 100mTorr의 압력, 200W 내지 500W의 상부 바이어스 파워, 100W 내지 300W의 하부 바이어스 파워, HBr 및 He를 혼합한 혼합 가스의 조건으로 실시되는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 유전체막은 4mTorr 내지 6mTorr의 압력, 300W 내지 500W의 상부 바이어스 파워, 100W 내지 200W의 하부 바이어스 파워, CF4의 가스의 조건으로 식각되는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 제3 식각 단계는 30mTorr 내지 100mTorr의 압력, 200W 내지 500W의 상부 바이어스 파워, 100W 내지 300W의 하부 바이어스 파워, HBr 및 He를 혼합한 혼합 가스의 조건으로 실시되는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 재산화공정 전에 100℃ 내지 600℃의 온도에서 O3처리 공정을 실시하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 재산화공정은 배치 타입의 열 공정으로 진행되는 극감압 래디컬 산화공정을 적용하는 반도체 소자의 제조방법.
- 제12항에 있어서, 상기 극감압 래디컬 산화공정은 0.2Torr 내지 0.5Torr의 압력, H2 및 O2를 혼합한 혼합 가스, 폴리실리콘막 및 질화막의 산화율이 좋아지는 온도의 조건하에서 실시하는 반도체 소자의 제조방법.
- 제12항에 있어서, 상기 극감압 래디컬 산화공정은 상기 질화막의 표면을 산화시킬 수 있는 조건으로 실시되는 반도체 소자의 제조방법.
- 제14항에 있어서, 상기 질화막은 Si3N4이며, 상기 극감압 래디컬 산화공정에 의해 SiO2로 산화되는 반도체 소자의 제조방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100849072B1 (ko) * | 2007-06-26 | 2008-07-30 | 주식회사 하이닉스반도체 | 듀얼 폴리 게이트 형성 방법 |
| US7834676B2 (en) | 2009-01-21 | 2010-11-16 | Samsung Electronics Co., Ltd. | Method and apparatus for accounting for changes in transistor characteristics |
| US9905569B1 (en) | 2016-08-24 | 2018-02-27 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
| CN112701034A (zh) * | 2020-12-25 | 2021-04-23 | 上海华力集成电路制造有限公司 | 栅极的制造方法 |
-
2005
- 2005-08-09 KR KR1020050072671A patent/KR20070018223A/ko not_active Application Discontinuation
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