KR101062835B1 - 이중 하드마스크를 이용한 반도체 소자의 게이트전극 제조방법 - Google Patents

이중 하드마스크를 이용한 반도체 소자의 게이트전극 제조방법 Download PDF

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Abstract

본 발명은 메탈 게이트전극 상부에 하드마스크 질화막을 도입함에 따라 초래되는 스트레스로 인한 누설전류를 방지할 수 있는 반도체 소자의 게이트전극 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은 폴리실리콘막(제1게이트전극막) 위에 텅스텐막 등의 금속막(제2게이트전극막)이 적층된 폴리메탈 게이트전극을 패터닝하기 위해 하드마스크 산화막과 하드마스크 폴리실리콘막의 이중 하드마스크를 적용하고, 이와 같이 하드마스크 질화막보다 스트레스에 대해 영향이 훨씬 적은 하드마스크 산화막과 하드마스크 질화막보다 자기정렬콘택식각 특성이 우수한 하드마스크 폴리실리콘막의 이중 하드마스크를 채택하므로써 게이트전극 및 게이트절연막에 인가되는 스트레스를 감소시킴과 동시에 자기정렬콘택 식각 특성을 개선시켜 소자의 특성을 향상시킬 수 있는 효과가 있다.
이중 하드마스크, 하드마스크 폴리실리콘막, 스트레스, 하드마스크 질화막, 하드마스크 산화막

Description

이중 하드마스크를 이용한 반도체 소자의 게이트전극 제조 방법{METHOD FOR FABRICATING GATE-ELECTRODE OF SEMICONDUCTOR DEVICE USING DOUBLE HARDMASK}
도 1은 종래 기술에 따른 텅스텐 메탈 게이트전극 구조를 도시한 도면,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 게이트전극 제조 방법을 도시한 공정 단면도,
도 3a 및 도 3b는 도 2d의 게이트전극 패터닝후에 진행하는 자기정렬콘택식각 공정을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 게이트절연막
23 : 제1게이트전극막 24 : 제2게이트전극막
25 : 하드마스크 산화막 26 : 하드마스크 폴리실리콘막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 게이트전극 형성 방법에 관한 것이다.
최근에 MOSFET의 디자인룰이 90nm급 레벨로 급속히 감소되면서 그에 대응하는 게이트전극의 선폭, 게이트산화막의 두께, 접합 깊이 등도 매우 작아지고 있는 실정이다. 그 중에서도 특히 게이트전극 측면에서 볼 때, RC 지연(delay) 문제를 해결하기 위한 저저항 게이트전극 개발이 요구되고 있다.
따라서, 일반적인 폴리실리콘막 게이트전극을 대체할 수 있는 전이금속 실리사이드(Transition metal-silicide)/폴리실리콘막의 적층 게이트전극[이하 폴리사이드(polycide) 게이트전극]에 대한 연구가 진행되었고, 그 결과 현재에는 텅스텐폴리사이드 게이트전극이 양산에 적용되어 제품으로 생산되고 있다.
그러나, 폴리사이드 게이트전극은 비저항이 매우 크기 때문에 게이트전극의 시트저항을 낮추는데 여전히 한계가 있다.
이를 해결하기 위해 텅스텐실리사이드보다 비저항이 5배 정도 낮은 텅스텐(W) 등을 사용한 메탈 게이트전극이 제안되었다.
도 1은 종래 기술에 따른 텅스텐 메탈 게이트전극 구조를 도시한 도면이다.
도 1을 참조하면, 반도체 기판(11) 상에 게이트산화막(12)이 형성되고, 게이트산화막(12) 상에 폴리실리콘막(13), 텅스텐질화막(14) 및 텅스텐막(15)의 순서로 적층된 텅스텐 메탈 게이트전극이 형성된다. 그리고, 텅스텐막(15) 상에는 게이트전극 식각을 용이하게 진행하기 위한 역할과 후속 자기정렬콘택(SAC) 식각시 배리어로 사용하기 위한 하드마스크 질화막(16)이 형성되어 있다.
그러나, 종래 텅스텐 메탈 게이트전극의 경우 게이트전극 식각 및 자기정렬 콘택 배리어를 위한 하드마스크질화막(16)이 텅스텐막(15) 위에 존재할 경우, 후속 열공정시 하드마스크 질화막(16)으로부터 발생되는 매우 큰 스트레스가 곧바로 게이트전극은 물론 게이트전극 아래의 게이트산화막(12)까지 영향을 미쳐 스트레스(Stress)로부터 유도된(Induced) 누설전류(leakage current)[SILC]를 초래하는 문제가 있다. 특히, 이러한 하드마스크질화막(16)의 스트레스에 의한 GOI(Gate Oxide Integrity) 열화 현상은 텅스텐폴리사이드 게이트전극에서는 거의 관찰되지 않는데 반해 비저항을 낮추기 위해 도입된 텅스텐 메탈 게이트전극에서는 매우 심하게 나타나는 문제가 있다.
따라서, 후속 자기정렬콘택(SAC) 식각 공정을 수반하는 LPC(Landing Plug Contact)와 SNC(Storage Node Contact) 공정에서 하드마스크질화막(16)이 반드시 필요하기 때문에 하드마스크 질화막(16)을 대체할 물질을 찾지 않고서는 메탈 게이트전극의 특성 열화를 피할 수 없다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 메탈 게이트전극 상부에 하드마스크 질화막을 도입함에 따라 초래되는 스트레스로 인한 누설전류를 방지할 수 있는 반도체 소자의 게이트전극 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 게이트전극 제조 방법은 반도체 기판 상에 게이트절연막을 형성하는 단계, 상기 게이트절연막 상에 폴리실리콘막으로 이루어진 제1게이트전극막과 적어도 금속막으로 이루어진 제2게이트전극막을 적층하는 단계, 상기 제2게이트전극막 상에 하드마스크 산화막과 하드마스크 폴리실리콘막을 적층하는 단계, 상기 하드마스크 폴리실리콘막과 상기 하드마스크 산화막을 게이트전극을 형성하기 위한 식각마스크층으로 패터닝하는 단계, 및 상기 식각마스크층을 이용하여 상기 제1,2게이트전극막을 순차적으로 패터닝하여 폴리메탈 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 식각마스크층을 이용하여 상기 제1,2게이트전극막을 순차적으로 패터닝하는 단계에서 상기 제2게이트전극막 식각시, 상기 하드마스크 폴리실리콘막과 상기 제1게이트전극막에 대한 선택비를 높혀 식각을 진행하는 것을 특징으로 하며, 상기 하드마스크 산화막은 실리콘산화막(SiO2), SiOxNy(x=0∼0.4, y=0∼0.4) 및 SiO xFy(x=0∼2.0, y=0∼1.0)로 이루어진 그룹중에서 선택되거나, HfO2, ZrO2, Ta2O5 , Al2O3, La2O3, Y2O3 및 CeO2로 이루어진 그룹중에서 선택되는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 게이트전극 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 게이트절연막(22)을 형성하고, 게이트절연막(22) 상에 제1게이트전극막(23), 제2게이트전극막(24)을 순차 적층한다.
여기서, 게이트절연막(22)은 반도체 기판(21)을 열산화(thermal oxidation)시킨 실리콘산화막(SiO2)이나, 옥시나이트라이드[oxynitride, SiOxNy(x=0.01∼4.0, y=0.01∼4.0)]와 같이 질소가 함유된 질화실리콘산화막으로 형성한다. 또한, 게이트절연막(22)은 Hf, Zr, Al, Ta, Ti, Ce, Pr 및 La로 이루어진 그룹중에서 선택된 하나의 금속원소가 포함된 금속산화막의 고유전막으로 형성할 수도 있다.
그리고, 제1게이트전극막(23)은 폴리실리콘막(polysilicon) 또는 폴리실리콘게르마늄막(PolySi1-xGex, x=0.01∼0.99)이다. 그리고, 제2게이트전극막(24)은 제1게이트전극막(23) 위에 적층되어 폴리메탈 게이트전극을 형성하기 위해 텅스텐막(W)을 이용한다. 한편, 제1게이트전극막(23)과 제2게이트전극막(24) 사이에 두 게이트전극막간 상호 확산을 방지하기 위한 확산배리어막(Diffusion barrier)이 삽입될 수 있는데, 이 확산배리어막으로는 텅스텐질화막(WNx, x=0.1∼2.0)을 이용한다.
도 2b에 도시된 바와 같이, 제2게이트전극막(24) 상에 제2게이트전극막(24)으로 이용되는 텅스텐막의 산화온도인 400℃보다 낮은 온도(70℃∼350℃)에서 하드마스크 산화막(25)을 1000Å∼2000Å 두께로 증착하되, 열성장법 또는 화학기상증착법(CVD)에 비해 상대적으로 저온에서 증착 공정이 가능한 원자층증착법(ALD)을 이용한다. 여기서, 하드마스크 산화막(25)은 실리콘산화막(SiO2), SiOxNy (x=0∼2.0, y=0∼1.0) 및 SiOxFy(x=0∼2.0, y=0∼1.0)로 이루어진 그룹중에서 선택되거나, HfO2, ZrO2, Ta2O5, Al2O3, La 2O3, Y2O3 및 CeO2로 이루어진 그룹중에서 선택된 고유전막이다.
예를 들어, 실리콘산화막(SiO2)의 원자층증착법(ALD)을 설명하면, 먼저 실리콘(Si) 소스가스를 RF 플라즈마(Radio Frequency plasma) 또는 마이크로웨이브플라즈마(Microwave plasma)로 활성화시켜 공급하여 흡착시키고, 흡착되지 않은 여분의 실리콘 소스 가스를 퍼지시킨다. 다음에, 반응가스로 산화가스를 공급하여 흡착된 실리콘소스가스와 산화가스를 화학반응시켜 원자층 단위의 실리콘산화막을 형성한다. 다음에, 화학반응에 참여하지 않은 산화가스 및 반응부산물을 퍼지시킨다. 위와 같은 실리콘산화막의 원자층증착은 70℃∼350℃의 증착온도에서 이루어지며, 실리콘 소스가스는 SiCl6, SiCl4, SiCl2H2, SiH4, SiF4 및 SiF6로 이루어진 그룹중에서 선택되는 실리콘 함유 가스를 이용하고, 반응가스는 O2, O3, H2O, D 2O(D는 Deuterium, 중수소), NO 및 N2O로 이루어진 그룹중에서 선택된다. 또한, 실리콘소스가스,산화가스, 퍼지가스 등을 RF 플라즈마 또는 마이크로웨이브플라즈마로 활성화시켜 공급할 수도 있다.
전술한 바와 같이, 제2게이트전극막(24) 상에 형성되는 하드마스크 산화막(25)을 70℃∼350℃의 저온에서 원자층증착법을 이용하여 형성하므로써 제2게이트전극막(24)인 텅스텐막의 이상 산화를 방지한다.
한편, 하드마스크 산화막(25)이 저온에서 증착됨에 따라 치밀도가 낮고, 실리콘 소스가스로 Cl이나 F가 함유된 가스를 이용하기 때문에 증착후에 막내 Cl이나 F와 같은 불순물이 잔류하여 막특성을 저하시킬 수 있는데, 치밀도 증가 및 막내 잔류하는 불순물 제거를 위해 N2, H2 또는 N2,와 H2의 혼합기체 분위기에서 10초∼30분간 400℃∼1000℃의 온도로 어닐링한다. 이때, 어닐링 온도가 400℃∼1000℃의 온도로 매우 높지만 미리 하드마스크 산화막(25)이 형성된 상태이므로 제2게이트전극막(24)에 가해지는 써멀 버짓(thermal budget)이 억제되고, 또한 어닐링 분위기가 N2 또는 H2이므로 제2게이트전극막(24)인 텅스텐막이 산화되지 않는다.
다음으로, 하드마스크 산화막(25) 상에 하드마스크 폴리실리콘막(26)을 1500Å∼4000Å 두께로 형성한다.
전술한 바와 같이, 본 발명은 폴리메탈 게이트전극 구조 위에 형성되는 하드마스크를 하드마스크 산화막(25)과 하드마스크 폴리실리콘막(26)의 이중 하드마스크(Double hardmask) 구조로 형성하고 있다. 여기서, 하드마스크 산화막(25)은 후속 열공정시 게이트전극 및 게이트절연막에 스트레스를 가하던 종래 하드마스크 질화막을 사용하지 않고자 도입한 것이고, 하드마스크 폴리실리콘막(26)은 후속 자기정렬콘택 식각을 용이하게 진행하기 위해 도입한 것이다. 즉, 하드마스크 산화막(25)으로는 자기정렬콘택식각 공정시 식각배리어로 충분히 작용하지 못하기 때문이다.
도 2c에 도시된 바와 같이, 하드마스크 폴리실리콘막(26) 상에 게이트전극을 패터닝하기 위한 감광막패턴(27)을 형성한 후, 감광막패턴(27)을 식각마스크로 하드마스크 폴리실리콘막(26)과 하드마스크 산화막(25)을 순차적으로 패터닝한다.
위와 같은 패터닝에 의해 형성되는 하드마스크 산화막(25)과 하드마스크 폴리실리콘막(26)은 후속 게이트전극 패터닝시 식각마스크로 이용되는 이중 하드마스크 구조를 형성한다. 이와 같이, 이중 하드마스크 구조를 적용하면, 게이트전극 패터닝을 위한 감광막의 두께를 낮출 수 있다.
도 2d에 도시된 바와 같이, 감광막패턴(27)을 제거한 후, 하드마스크 산화막(25)과 하드마스크 폴리실리콘막(26)의 이중 하드마스크를 식각마스크로 하여 제2게이트전극막(24)과 제1게이트전극막(23)을 순차적으로 패터닝한다. 이때, 제2게이트전극막(24)이 주로 텅스텐막이므로 제2게이트전극막(24) 식각시에는 하드마스크 폴리실리콘막(26)과 제1게이트전극막(23)에 대한 선택비를 높혀 식각을 진행한다. 이를 테면, 소스파워를 150W∼300W로 설정하고, 바이어스 파워를 30W∼100W로 설정한 조건 및 5mtorr∼10mtorr 사이의 압력조건에서 식각 공정을 진행한다.
여기서, 패터닝후에 하드마스크 산화막(25)은 최초 두께를 그대로 유지하고, 하드마스크 폴리실리콘막(26)은 패터닝시 일부가 소모되어 두께가 얇아지는데, 적어도 500Å 두께 이상 잔류시켜 후속 자기정렬콘택식각시 배리어로 이용한다.
위와 같은 이중 하드마스크에 의해 패터닝되어 형성되는 제1게이트전극막(23)과 제2게이트전극막(24)의 게이트 스택(gate stack)은 폴리메탈 게이트전극을 형성한다.
전술한 바와 같은 실시예에 따르면, 폴리메탈 게이트전극 상부에 하드마스크 산화막(25)과 하드마스크 폴리실리콘막(26)의 이중 하드마스크 기술을 적용하고 있다.
이와 같이, 이중 하드마스크 기술을 이용하면 폴리메탈게이트전극의 패터닝 공정이 용이하고, 또한 하드마스크 산화막(25)은 하드마스크 질화막보다 스트레스에 대해 영향이 훨씬 적으며, 하드마스크 폴리실리콘막(26)은 하드마스크 질화막보다 후속 자기정렬콘택식각 특성이 우수하다.
더욱이, 본 발명은 하드마스크 산화막(25)을 저온에서 증착하므로 폴리메탈게이트전극을 구성하는 제2게이트전극막(24)이 이상 산화되는 것을 방지한다.
한편, 하드마스크 폴리실리콘막(26)은 도전 물질로서 후속 자기정렬콘택식각을 통해 형성되는 LPC 및 BLC와 숏트되는 문제가 있기 때문에 반드시 제거되어야 한다.
첨부도면 도 3a 및 도 3b는 도 2d의 게이트전극 패터닝후에 진행하는 자기정렬콘택식각 공정을 도시한 공정 단면도로서, 하드마스크 폴리실리콘막이 자기정렬콘택식각 공정후에 제거되고 있음을 보여준다.
도 3a에 도시된 바와 같이, 도 2d의 게이트전극 패터닝을 진행한 후, 게이트전극의 양측벽에 접하는 게이트스페이서(28)를 형성한다. 이때, 게이트스페이서(28)는 주로 질화막을 이용한다.
다음으로, 트랜지스터의 소스/드레인(29)을 형성하기 위한 이온주입 공정을 진행한 후, 반도체 기판(21)의 전면에 층간절연막(30)을 증착한다.
다음으로, 층간절연막(30) 상에 자기정렬콘택식각을 위한 포토 및 식각공정을 진행하여 콘택마스크(31)를 형성한 후, 콘택마스크(31)로 폴리메탈게이트전극 사이의 층간절연막(30)을 식각하여 콘택홀(32)을 형성한다. 이때, 콘택홀(32) 형성시 하드마스크 질화막보다 식각 특성이 더 우수한 하드마스크 폴리실리콘막(26)은 손실되지 않는다. 즉, 하드마스크 질화막은 선택비가 낮아 콘택홀(32) 형성시 식각되어 게이트전극의 프로파일을 변형시키는 문제가 지적되고 있으나, 하드마스크 폴리실리콘막(26)은 콘택홀(32) 식각시 충분히 선택비를 가져 식각되지 않는다.
도 3b에 도시된 바와 같이, 콘택마스크(31)를 제거한다. 그리고 나서, 콘택홀(32)을 채울때까지 층간절연막(30) 상에 폴리실리콘막을 증착한 후, 하드마스크 폴리실리콘막(26)이 제거될때까지 에치백 또는 화학적기계적연마 공정을 진행하여 콘택홀에 매립되는 폴리실리콘 플러그(33)를 형성한다. 여기서, 폴리실리콘 플러그(33)는 통상적으로 랜딩플러그(Landing plug)라고 일컫는다.
이때, 에치백 또는 화학적기계적연마시 하드마스크 폴리실리콘막(26)까지 제거하므로써 폴리실리콘플러그(33)와 하드마스크 폴리실리콘막(26)간 숏트가 발생하지 않는다.
위와 같이, 폴리실리콘 플러그(33) 형성시 하드마스크 폴리실리콘막(26)을 동시에 제거하므로 하드마스크 폴리실리콘막(26)을 제거하기 위한 별도의 공정이 필요하지 않아 공정을 단순화시킬 수 있다.
한편, 도시하지 않았지만, 후속 비트라인콘택(BLC)을 위한 공정에서는 폴리실리콘플러그를 포함한 전면에 식각배리어막으로서 질화막을 증착하고, 질화막 위 에 층간절연막을 형성한 후에 진행할 수 있다. 이처럼 질화막을 증착하는 이유는 하드마스크 산화막이 식각공정시 손상되는 것을 방지하기위한 것이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 이중 하드마스크 기술을 이용하므로써 폴리메탈게이트전극의 패터닝 공정이 용이하게 진행할 수 있는 효과가 있다.
또한 본 발명은 하드마스크 질화막보다 스트레스에 대해 영향이 훨씬 적은 하드마스크 산화막과 하드마스크 질화막보다 자기정렬콘택식각 특성이 우수한 하드마스크 폴리실리콘막의 이중 하드마스크를 채택하므로써, 게이트전극 및 게이트절연막에 인가되는 스트레스를 감소시킴과 동시에 자기정렬콘택 식각 특성을 개선시켜 소자의 특성을 향상시킬 수 있는 효과가 있다.

Claims (10)

  1. 반도체 기판 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 폴리실리콘막을 포함하는 제1게이트전극막과 금속막을 포함하는 제2게이트전극막을 순차적으로 형성하는 단계;
    상기 제2게이트전극막 상에 하드마스크 산화막과 하드마스크 폴리실리콘막을 순차적으로 형성하는 단계;
    상기 하드마스크 폴리실리콘막과 상기 하드마스크 산화막을 각각 선택적으로 식각하여 식각마스크층을 형성하는 단계; 및
    상기 식각마스크층을 이용하여 상기 제1,2게이트전극막을 순차적으로 패터닝하여 폴리메탈 게이트전극을 형성하는 단계
    를 포함하는 반도체 소자의 게이트전극 제조 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 식각마스크층을 이용하여 상기 제1,2게이트전극막을 순차적으로 패터닝하는 단계에서,
    상기 제2게이트전극막 식각시, 상기 하드마스크 폴리실리콘막과 상기 제1게이트전극막에 대한 선택비를 높혀 식각을 진행하는 것을 특징으로 하는 반도체 소자의 게이트전극 제조 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제2항에 있어서,
    상기 제2게이트전극막의 식각은,
    소스파워를 150W∼300W로 설정하고, 바이어스 파워를 30W∼100W로 설정한 조건 및 5mtorr∼10mtorr 사이의 압력 조건으로 진행하는 것을 특징으로 하는 반도체 소자의 게이트전극 제조 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 폴리메탈 게이트전극을 형성하는 단계후,
    상기 폴리메탈 게이트전극을 포함한 상기 반도체 기판의 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 자기정렬콘택식각을 위한 콘택마스크를 형성하는 단계;
    상기 콘택마스크를 식각마스크로 이용하여 상기 층간절연막을 식각하여 상기 폴리메탈 게이트전극 사이의 반도체 기판을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택마스크를 제거하는 단계;
    상기 콘택홀을 채울때까지 상기 층간절연막 상에 플러그용 도전막을 형성하는 단계; 및
    상기 하드마스크 폴리실리콘막이 제거될때까지 상기 플러그용 도전막을 평탄 화시키는 단계
    를 포함하는 반도체 소자의 게이트전극 제조 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 플러그용 도전막을 평탄화시키는 단계는,
    에치백 또는 화학적기계적연마 공정으로 진행하며, 상기 플러그용 도전막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트전극 제조 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 하드마스크 산화막은,
    상기 제2게이트전극막의 산화 온도보다 낮은 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 게이트전극 제조 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 하드마스크 산화막은,
    70℃∼350℃의 온도에서 원자층증착법으로 형성하는 것을 특징으로 하는 반 도체 소자의 게이트전극 제조 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 하드마스크 산화막은,
    실리콘산화막(SiO2), SiOxNy(x=0∼0.4, y=0∼0.4) 및 SiOxF y(x=0∼2.0, y=0∼1.0)로 이루어진 그룹중에서 선택되거나, HfO2, ZrO2, Ta2O 5, Al2O3, La2O3, Y2O3 및 CeO2로 이루어진 그룹중에서 선택되는 것을 특징으로 하는 반도체 소자의 게이트전극 제조 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 하드마스크 산화막은,
    1000Å∼2000Å 두께로 형성되는 것을 특징으로 하는 반도체 소자의 게이트전극 제조 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 하드마스크 폴리실리콘막은,
    1500Å∼4000Å 두께로 형성되는 것을 특징으로 하는 반도체 소자의 게이트전극 제조 방법.
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