KR100806135B1 - 금속 게이트전극을 갖는 반도체소자의 제조 방법 - Google Patents

금속 게이트전극을 갖는 반도체소자의 제조 방법 Download PDF

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Abstract

본 발명은 게이트 재산화공정시 금속 게이트전극의 산화를 방지하는데 적합한 반도체소자의 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명은 반도체기판상에 게이트산화막을 형성하는 단계, 상기 게이트산화막상에 적어도 금속막을 포함하는 도전성 적층막을 형성하는 단계, 상기 적층막을 식각하여 게이트전극을 형성하는 단계, 상기 게이트전극의 측벽에 실리사이드막을 형성하는 단계, 상기 적층막 식각시 손상된 상기 게이트산화막을 회복시키기 위한 재산화공정을 수행하는 단계, 및 상기 게이트전극 양측의 상기 반도체기판내에 소스/드레인 영역을 형성하는 단계를 포함하므로써, 재산화 공정전에 금속막을 감싸는 실리사이드막을 형성하므로 재산화 공정시 금속막이 산화되는 것을 방지한다.
게이트전극, 텅스텐막, 재산화, 플라즈마, 열처리, 실리사이드막

Description

금속 게이트전극을 갖는 반도체소자의 제조 방법{Method for fabricating semiconductor device with metal gate electrode}
도 1은 종래기술에 따른 반도체소자를 도시한 도면,
도 2a 내지 도 2c는 본 발명의 제1 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도
도 3a 내지 도 3c는 본 발명의 제2 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 게이트산화막
23 : 폴리실리콘막 24 : 확산방지막
25 : 금속전극막 26 : 하드마스크
27 : 실리사이드막 28 : 산화막
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 금속게이트전극을 구비한 반도체소자의 제조 방법에 관한 것이다.
최근에 반도체소자가 고집적화됨에 따라 소스 및 드레인영역으로 이용되는 불순물영역과 게이트전극의 폭이 감소되고 있다. 이에 따라, 반도체소자는 불순물영역의 접촉 저항 및 게이트전극의 시트저항(Sheet resistance; Rs)이 증가하여 동작 속도가 저하되는 문제점이 발생되었다.
그러므로, 반도체소자 내의 소자들의 배선을 알루미늄 합금 및 텅스텐 등의 저저항 물질로 형성하거나, 또는, 게이트전극과 같이 다결정실리콘으로 형성하는 경우에 실리사이드층(silicide)을 형성하여 저항을 감소시킨다.
한편, 게이트전극으로 폴리실리콘막을 적용하는 반도체소자 제조에서는 폴리실리콘막 식각시에 드러나는 게이트산화막이 손상되므로, 게이트전극의 저항은 그대로 유지하면서 손상된 게이트산화막을 회복하기 위해 폴리실리콘막의 측면을 선택적으로 산화시키는 재산화(Re-oxidation) 공정이 수반된다.
여기서, 게이트산화막의 재산화 공정은 게이트전극 식각시 게이트산화막에 발생된 마이크로트렌치(microtrench) 및 손실을 회복시켜 주며, 실리콘기판에 잔류하는 폴리실리콘막 잔막을 산화시키며, 게이트전극의 에지에 있는 게이트산화막의 두께를 증가시켜서 신뢰성을 향상시키기 위한 목적으로 진행되고 있다.
특히, 게이트전극의 에지쪽에 있는 산화막은 그 두께 및 막의 품질에 의해 핫캐리어 특성, 서브 문턱전압(sub-threshold voltage) 특성[누설전류, 게이트유도 드레인누설(GIDL)], 펀치쓰루(punchthrough) 특성, 소자 동작 속도에 많은 영향을 미친다.
그렇기 때문에 재산화공정은 필수적으로 진행되어야 한다.
최근에는 게이트전극의 저항을 낮추기 위해 폴리실리콘막, 텅스텐질화막 및 텅스텐막의 순서로 적층된 적층구조물(W/WN/poly-si)을 사용하고 있다.
도 1은 종래기술에 따른 반도체소자를 도시한 도면이다.
도 1을 참조하면, 반도체기판(11)상에 게이트산화막(12)이 형성되고, 게이트산화막(12)상에 폴리실리콘막(13), 텅스텐질화막(14) 및 텅스텐막(15)의 순서로 적층된 게이트전극이 형성된다.
그러나, 텅스텐막/텅스텐질화막/폴리실리콘막의 적층구조물은 후속의 높은 열공정 또는 산화공정에서 급격한 부피 팽창, 표면저항의 증가 등의 문제가 발생한다.
특히, 게이트 재산화공정의 산화분위기에서 텅스텐막/텅스텐질화막(W/WN)이 산화되는 것이 공정상 가장 큰 문제점으로 부각되고 있는데, 이를 극복하기 위해 선택 산화(Selective oxidation) 공정이 제안되었다. 즉, 도 1에 도시된 바와 같이, 수소(H2)가 다량 함유된 수소부화(H2 rich) 산화분위기에서 텅스텐막/텅스텐질화막(15/14)은 산화를 시키지 않고 폴리실리콘막(13)만을 산화시켜 폴리실리콘막(13)의 측면에 산화막(16)을 형성시키는 공정이다.
그러나, 선택 산화 공정은 수소부화 분위기와 매우 높은 온도(850℃이상)에 서만 가능하기 때문에 반도체소자의 특성에 악영향을 미칠 수 있다. 특히, 텅스텐막의 경우에만 선택적 산화가 가능하기 때문에 텅스텐막이외의 다른 금속막은 게이트전극으로의 사용이 불가능한 문제점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 게이트 재산화공정시 금속 게이트전극의 산화를 방지하는데 적합한 반도체소자의 제조 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체기판상에 게이트산화막을 형성하는 단계, 상기 게이트산화막상에 적어도 금속막을 포함하는 도전성 적층막을 형성하는 단계, 상기 적층막을 식각하여 게이트전극을 형성하는 단계, 상기 게이트전극의 측벽에 실리사이드막을 형성하는 단계, 상기 적층막 식각시 손상된 상기 게이트산화막을 회복시키기 위한 재산화공정을 수행하는 단계, 및 상기 게이트전극 양측의 상기 반도체기판내에 소스/드레인 영역을 형성하는 단계를 포함함을 특징으로 하며, 상기 실리사이드막을 형성하는 단계는, 실리콘 플라즈마처리하거나, 실리콘이 포함된 가스분위기에서 500℃∼1000℃의 온도로 10초∼120분동안 열처리하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도 2a 내지 도 2c는 본 발명의 제1 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(21)에 소자간 격리를 위한 필드산화막 공정, 웰 공정 및 채널이온주입공정을 실시한 후, 반도체기판(21)상에 게이트산화막(22), 폴리실리콘막(23)을 형성한다. 여기서, 게이트산화막(22)으로는 SiO2, SiOxNy, x=0.03∼3, y=0.03∼3) 등의 실리콘산화막, HfO2, ZrO2, Hf-Al-O, Hf-실리케이트, Zr-실리케이트 등의 하프늄(Hf) 또는 지르코늄(Zr)을 포함하는 고유전 금속산화물을 이용한다. 그리고, 폴리실리콘막(23)은 500℃∼600℃에서 증착한다.
다음으로, 폴리실리콘막(23) 형성시 생성된 자연산화막을 제거하기 위해 HF를 포함한 용액을 이용한 세정을 실시하고, 세정된 폴리실리콘막(23)상에 확산방지막(24), 금속전극막(25)을 차례로 증착한 후, 금속전극막(25)상에 하드마스크(26)를 형성한다.
여기서, 확산방지막(24)은 금속전극막(25)내 불순물이 폴리실리콘막(23)으로 확산하는 것을 방지하기 위한 확산방지막(difusion barrier)으로서, 그 두께는 10Å∼300Å이다. 한편, 금속전극막(25)의 두께는 100Å∼1000Å이다
예컨대, 확산방지막(24)으로 텅스텐질화막(WNx; x=0.03∼3), 텅스텐질화막(WNx; x=0.03∼3)과 텅스텐막(W)의 순서로 적층된 적층막(W/WNx), 텅스텐질화막(WNx; x=0.03∼3)과 텅스텐실리사이드막(WSiy; y=0.03∼3)의 순서로 적층된 적층막(WSiy/WNx)을 이용하는 경우, 금속전극막(25)으로는 텅스텐막을 이용한다.
그리고, 확산방지막(24)으로 탄탈륨실리콘질화막(TaSixNy; x=0.03∼3, y=0.03∼3)을 이용하는 경우에는 금속전극막(25)으로 탄탈륨(Ta) 또는 탄탈륨질화막(TaN)을 이용한다.
그리고, 확산방지막(24)으로 티타늄알루미늄질화막(TiAlxNy; x=0.03∼3, y=0.03∼3)을 이용하는 경우에는 금속전극막(25)으로 티타늄(Ti) 또는 티타늄질화막(TiN)을 이용한다.
한편, 하드마스크(26)는 후속 게이트패터닝시 금속전극막(25)을 보호하기 위한 막으로서 산화막, 질화막, 텅스텐막 또는 SiN막을 이용하며, 게이트전극물질로는 폴리실리콘막을 형성하지 않고 바로 게이트산화막상에 확산방지막과 금속전극막을 형성할 수 있다.
다음에, 하드마스크(26)상에 게이트패터닝을 위한 감광막패턴(도시 생략)을 형성한 후, 감광막패턴을 식각마스크로 하드마스크(26)를 먼저 식각한 후 연속해서 금속전극막(25), 확산방지막(24)과 폴리실리콘(23)을 차례로 식각하여 폴리실리콘/확산방지막/금속전극막/하드마스크(23/24/25/26)의 순서로 적층된 이중 구조를 갖는 게이트전극을 형성한다. 다음으로, 감광막패턴을 제거한다.
상술한 게이트패터닝시, 폴리실리콘막(23) 식각으로 드러난 게이트산화막 (22)의 일부분이 손상(22a)을 받는다.
도 2b에 도시된 바와 같이, 실리콘(Si) 플라즈마처리하여 금속전극막(25)과 확산방지막(24)의 측면에 실리사이드막(27)을 형성한다. 즉, 실리사이드화(silicidation) 반응을 유도한다.
실리콘 플라즈마처리시, RF(Radio Frequency) 소스파워(source power)는 100W∼300W를 인가하고, RF 바이어스파워(bias power)는 0W∼2000W를 인가하며, 실리콘소스로는 SiH4, SiF6 등 실리콘(Si)이 포함된 가스를 이용한다.
한편, 하드마스크(26)는 산화막 또는 질화막이므로 실리사이드화 반응이 일어나지 않고, 폴리실리콘막(23) 또한 실리콘소스 분위기에서 플라즈마처리가 수행되므로 실리사이드화 반응이 일어나지 않는다.
도 2c에 도시된 바와 같이, 손상된 게이트산화막(22)을 회복시켜주기 위한 재산화공정을 수행한다. 이때, 재산화공정은 산소(O2), 오존(O3) 또는 H2O 분위기에서 500℃∼1000℃로 10초∼120분동안 수행한다.
재산화 과정에서, 게이트산화막(22)은 손상이 회복된 게이트산화막(22b)으로 개질되고, 또한, 폴리실리콘막(23)과 실리사이드막(27)의 측면이 산화되어 산화막(28)이 형성된다. 이때, 실리사이드막(27)이 확산방지막(24)과 금속전극막(25)의 측면을 감싸고 있으므로 확산방지막(24)과 금속전극막(25)이 산화되는 것을 방지한다.
한편, 재산화 공정은 건식 또는 습식 산화가 가능하며, 폴리실리콘막만을 선택적으로 산화시키는 선택산화도 가능하다.
후속 공정으로, 도면에 도시되지 않았지만, LDD(Lightly Doped Drain) 구조의 소스/드레인 영역을 형성한다.
도 3a 내지 도 3c는 본 발명의 제2 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체기판(21)에 소자간 격리를 위한 필드산화막 공정, 웰 공정 및 채널이온주입공정을 실시한 후, 반도체기판(21)상에 게이트산화막(22), 폴리실리콘막(23)을 형성한다. 여기서, 게이트산화막(22)으로는 SiO2, SiOxNy, x=0.03∼3, y=0.03∼3) 등의 실리콘산화막, HfO2, ZrO2, Hf-Al-O, Hf-실리케이트, Zr-실리케이트 등의 하프늄(Hf) 또는 지르코늄(Zr)을 포함하는 고유전 금속산화물을 이용한다. 그리고, 폴리실리콘막(23)은 500℃∼600℃에서 증착한다.
다음으로, 폴리실리콘막(23) 형성시 생성된 자연산화막을 제거하기 위해 HF를 포함한 용액을 이용한 세정을 실시하고, 세정된 폴리실리콘막(23)상에 확산방지막(24), 금속전극막(25)을 차례로 증착한 후, 금속전극막(25)상에 하드마스크(26)를 형성한다.
여기서, 확산방지막(24)은 금속전극막(25)내 불순물이 폴리실리콘막(23)으로 확산하는 것을 방지하기 위한 확산방지막으로서, 그 두께는 10Å∼300Å이다. 한편, 금속전극막(25)의 두께는 100Å∼1000Å이다
예컨대, 확산방지막(24)으로 텅스텐질화막(WNx; x=0.03∼3), 텅스텐질화막(WNx; x=0.03∼3)과 텅스텐막(W)의 순서로 적층된 적층막(W/WNx), 텅스텐질화막(WNx; x=0.03∼3)과 텅스텐실리사이드막(WSiy; y=0.03∼3)의 순서로 적층된 적층막(WSiy/WNx)을 이용하는 경우, 금속전극막(25)으로는 텅스텐막을 이용한다.
그리고, 확산방지막(24)으로 탄탈륨실리콘질화막(TaSixNy; x=0.03∼3, y=0.03∼3)을 이용하는 경우에는 금속전극막(25)으로 탄탈륨(Ta) 또는 탄탈륨질화막(TaN)을 이용한다.
그리고, 확산방지막(24)으로 티타늄알루미늄질화막(TiAlxNy; x=0.03∼3, y=0.03∼3)을 이용하는 경우에는 금속전극막(25)으로 티타늄(Ti) 또는 티타늄질화막(TiN)을 이용한다.
한편, 하드마스크(26)는 후속 게이트패터닝시 금속전극막(25)을 보호하기 위한 막으로서 산화막, 질화막, 텅스텐막 또는 SiN막을 이용하며, 게이트전극물질로는 폴리실리콘막을 형성하지 않고 바로 게이트산화막상에 확산방지막과 금속전극막을 형성할 수 있다.
다음에, 하드마스크(26)상에 게이트패터닝을 위한 감광막패턴(도시 생략)을 형성한 후, 감광막패턴을 식각마스크로 하드마스크(26)를 먼저 식각한 후 연속해서 금속전극막(25), 확산방지막(24)과 폴리실리콘(23)을 차례로 식각하여 폴리실리콘/확산방지막/금속전극막/하드마스크(23/24/25/26)의 순서로 적층된 이중 구조를 갖 는 게이트전극을 형성한다. 다음으로, 감광막패턴을 제거한다.
상술한 게이트패터닝시, 폴리실리콘막(23) 식각으로 드러난 게이트산화막 (22)의 일부분이 손상(22a)을 받는다.
도 3b에 도시된 바와 같이, 열처리 공정을 수행하여 금속전극막(25)과 확산방지막(24)의 측면에 실리사이드막(27b)을 형성한다. 즉, 실리사이드화 반응을 유도한다.
이때, 열처리 공정은, SiH4, SiF6 등 실리콘(Si)이 포함된 가스분위기에서 500℃∼1000℃의 온도로 10초∼120분동안 실시한다.
한편, 하드마스크(26)는 산화막 또는 질화막이므로 실리사이드화 반응이 일어나지 않고, 폴리실리콘막(23) 또한 실리콘소스 분위기에서 열처리가 수행되므로 실리사이드화 반응이 일어나지 않는다.
도 3c에 도시된 바와 같이, 손상된 게이트산화막(22)을 회복시켜주기 위한 재산화공정을 수행한다. 이때, 재산화공정은 산소(O2), 오존(O3) 또는 H2O 분위기에서 500℃∼1000℃로 10초∼120분동안 수행한다.
재산화 과정에서, 게이트산화막(22)은 손상이 회복된 게이트산화막(22b)으로 개질되고, 또한, 폴리실리콘막(23)과 실리사이드막(27)의 측면이 산화되어 산화막(27b)이 형성된다. 이때, 실리사이드막(27)이 확산방지막(24)과 금속전극막(25)의 측면을 감싸고 있으므로 확산방지막(24)과 금속전극막(25)이 산화되는 것을 방지한다.
한편, 재산화 공정은 건식 또는 습식 산화가 가능하다.
후속 공정으로, 도면에 도시되지 않았지만, LDD 구조의 소스/드레인 영역을 형성한다.
상술한 실시예에서 설명한 바와 같이, 본 발명은 통상적인 재산화 공정이나 선택산화 공정 모두 적용 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 게이트산화막의 품질을 개선시킴과 동시에 금속게이트전극의 시트저항 증가를 억제하여 소자의 동작속도를 개선시키며, 후속 열공정 또는 산화공정에서도 게이트전극내 금속막의 산화를 방지할 수 있으므로 게이트전극으로 사용할 수 있는 금속막이 다양해지는 효과가 있다.

Claims (5)

  1. 반도체기판상에 게이트산화막을 형성하는 단계;
    상기 게이트산화막상에 적어도 금속막을 포함하는 도전성 적층막을 형성하는 단계;
    상기 적층막을 식각하여 게이트전극을 형성하는 단계;
    상기 게이트전극의 측벽에 실리사이드막을 형성하는 단계;
    상기 적층막 식각시 손상된 상기 게이트산화막을 회복시키기 위한 재산화공정을 수행하는 단계; 및
    상기 게이트전극 양측의 상기 반도체기판내에 소스/드레인 영역을 형성하는 단계
    를 포함함을 특징으로 하는 반도체소자의 제조 방법.
  2. 제1항에 있어서,
    상기 실리사이드막을 형성하는 단계는,
    실리콘 플라즈마처리하는 것을 특징으로 하는 반도체소자의 제조 방법.
  3. 제2항에 있어서,
    상기 실리콘 플라즈마처리시, RF 소스파워는 100W∼300W를 인가하고, RF 바이어스파워는 0W∼2000W를 인가하며, 실리콘소스로는 실리콘이 포함된 가스를 이용함을 특징으로 하는 반도체소자의 제조 방법.
  4. 제1항에 있어서,
    상기 실리사이드막을 형성하는 단계는,
    실리콘이 포함된 가스분위기에서 500℃∼1000℃의 온도로 10초∼120분동안 열처리하는 것을 특징으로 하는 반도체소자의 제조 방법.
  5. 제1항에 있어서,
    상기 재산화 공정은,
    상기 적층막이 산화되는 분위기에서 이루어지거나, 또는 상기 적층막내 금속막의 산화를 방지하는 조건하에서 선택적으로 산화시키는 분위기에서 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
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