KR100806138B1 - 금속 게이트전극을 구비한 반도체소자의 제조 방법 - Google Patents
금속 게이트전극을 구비한 반도체소자의 제조 방법 Download PDFInfo
- Publication number
- KR100806138B1 KR100806138B1 KR1020020037205A KR20020037205A KR100806138B1 KR 100806138 B1 KR100806138 B1 KR 100806138B1 KR 1020020037205 A KR1020020037205 A KR 1020020037205A KR 20020037205 A KR20020037205 A KR 20020037205A KR 100806138 B1 KR100806138 B1 KR 100806138B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- tungsten
- forming
- nitride film
- silicon nitride
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 56
- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 84
- 229920005591 polysilicon Polymers 0.000 claims abstract description 83
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 76
- 239000010937 tungsten Substances 0.000 claims abstract description 76
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 claims abstract description 70
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 50
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 claims abstract description 21
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 12
- 230000003647 oxidation Effects 0.000 claims abstract description 11
- -1 tungsten nitride Chemical class 0.000 claims description 30
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 29
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 20
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 17
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 17
- 239000007789 gas Substances 0.000 claims description 15
- 238000004544 sputter deposition Methods 0.000 claims description 12
- 229910052786 argon Inorganic materials 0.000 claims description 10
- 229910052757 nitrogen Inorganic materials 0.000 claims description 9
- 229910001873 dinitrogen Inorganic materials 0.000 claims description 7
- 238000000231 atomic layer deposition Methods 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 229910052739 hydrogen Inorganic materials 0.000 claims description 6
- 238000011066 ex-situ storage Methods 0.000 claims description 4
- 239000001257 hydrogen Substances 0.000 claims description 4
- 238000011065 in-situ storage Methods 0.000 claims description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 claims 1
- 239000000203 mixture Substances 0.000 claims 1
- 238000010405 reoxidation reaction Methods 0.000 abstract description 23
- 238000006243 chemical reaction Methods 0.000 abstract description 11
- 229910052751 metal Inorganic materials 0.000 abstract description 10
- 239000002184 metal Substances 0.000 abstract description 10
- 230000015572 biosynthetic process Effects 0.000 abstract description 6
- 238000000059 patterning Methods 0.000 abstract description 6
- 238000000151 deposition Methods 0.000 description 13
- 230000008021 deposition Effects 0.000 description 13
- 238000005530 etching Methods 0.000 description 8
- 239000012535 impurity Substances 0.000 description 8
- 239000000376 reactant Substances 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910008938 W—Si Inorganic materials 0.000 description 6
- 125000004429 atom Chemical group 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 239000010410 layer Substances 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 4
- 229910018516 Al—O Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 229910052735 hafnium Inorganic materials 0.000 description 3
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910008807 WSiN Inorganic materials 0.000 description 2
- 238000005406 washing Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000012958 reprocessing Methods 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 게이트 재산화공정 또는 후속 산화분위기의 열공정시 게이트전극을 이루는 금속막의 산화를 방지하면서, 게이트전극을 이루는 금속막과 폴리실리콘막의 계면에 산화막 또는 반응층이 형성되는 것을 방지하는데 적합한 반도체소자의 제조 방법을 제공하기 위한 것으로, 반도체기판상에 게이트산화막을 형성하는 단계, 상기 게이트산화막상에 폴리실리콘막을 형성하는 단계, 상기 폴리실리콘막상에 텅스텐실리콘나이트라이드막을 형성하는 단계, 상기 텅스텐실리콘나이트라이드막상에 텅스텐막을 형성하는 단계, 상기 텅스텐막, 상기 텅스텐실리콘나이트라이드막과 상기 폴리실리콘막을 순차적으로 패터닝하여 게이트전극을 형성하는 단계, 및 상기 게이트전극 형성후 드러난 상기 게이트산화막을 선택적으로 재산화시키는 단계를 포함한다.
게이트전극, 텅스텐막, 폴리실리콘막, 재산화, GGO, 텅스텐실리콘나이트라이드막
Description
도 1은 종래기술에 따른 반도체소자의 제조 방법을 개략적으로 도시한 도면,
도 2a 내지 도 2c는 본 발명의 제1 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도,
도 3a 내지 도 3c는 본 발명의 제2 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도,
도 4a 내지 도 4c는 본 발명의 제3 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 게이트산화막
32a : GGO막 33a : 폴리실리콘막
34a : 텅스텐실리콘나이트라이드막 35a : 텅스텐나이트라이드막
36a : 텅스텐막 38 : 산화막
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 금속게이트전극을 구비한 반도체소자의 제조 방법에 관한 것이다.
최근에 반도체소자가 고집적화됨에 따라 소스 및 드레인영역으로 이용되는 불순물영역과 게이트전극의 폭이 감소되고 있다. 이에 따라, 반도체소자는 불순물영역의 접촉 저항 및 게이트전극의 시트저항(Sheet resistance; Rs)이 증가하여 동작 속도가 저하되는 문제점이 발생되었다.
그러므로, 반도체소자 내의 소자들의 배선을 알루미늄 합금 및 텅스텐 등의 저저항 물질로 형성하거나, 또는, 게이트전극과 같이 다결정실리콘으로 형성하는 경우에 실리사이드층(silicide)을 형성하여 저항을 감소시킨다.
한편, 게이트전극으로 폴리실리콘막을 적용하는 반도체소자 제조에서는 폴리실리콘막 식각시에 드러나는 게이트산화막이 손상되므로, 게이트전극의 저항은 그대로 유지하면서 손상된 게이트산화막을 회복하기 위해 폴리실리콘막의 측면을 선택적으로 산화시키는 재산화(Re-oxidation) 공정이 수반된다.
여기서, 게이트산화막의 재산화 공정은 게이트전극 식각시 게이트산화막에 발생된 마이크로트렌치(microtrench) 및 손실을 회복시켜 주며, 게이트산화막상에 잔류하는 폴리실리콘막 잔막을 산화시키며, 게이트전극의 에지에 있는 게이트산화막의 두께를 증가시켜 신뢰성을 향상시키기 위한 목적으로 진행되고 있다.
특히, 게이트전극의 에지쪽에 있는 게이트산화막은 그 두께 및 막의 품질에 의해 핫캐리어 특성, 서브 문턱전압(sub-threshold voltage) 특성[누설전류, 게이트유도드레인누설(GIDL)], 펀치쓰루(punchthrough) 특성, 소자 동작 속도에 많은 영향을 미친다.
그렇기 때문에 게이트전극 에지쪽의 게이트산화막은 일정한 두께 이상으로 성장시켜야 되며, 이렇게 성장된 산화막을 그레이디드게이트산화막(Graded Gate Oxide; 이하 'GGO막'이라 약칭함) 또는 SBO(Spacer Bottom Oxide)막이라고 부른다.재산화공정은 필수적으로 진행되어야 한다.
최근에는 게이트전극의 저항을 낮추기 위해 폴리실리콘막과 금속막의 적층구조를 적용하고 있다.
도 1은 종래기술에 따른 반도체소자의 제조 방법을 개략적으로 도시한 도면이다.
도 1을 참조하면, 반도체기판(11)상에 게이트산화막(12)을 형성하고, 게이트산화막(12)상에 폴리실리콘막(13), 텅스텐막(14), 하드마스크(15)를 차례로 증착한다. 다음으로, 하드마스크(15)를 먼저 식각한 후, 텅스텐막(14)과 폴리실리콘막(13)을 차례로 식각하여 게이트패턴을 형성한다.
상술한 게이트패턴 형성시, 폴리실리콘막(13) 식각으로 드러난 게이트산화막 (12)의 일부분이 손상을 받는다.
이러한 게이트산화막(12)의 손상을 회복시켜 주기 위해 수소부화(H2 rich) 분위기에서 선택적 재산화 공정을 수행한다. 선택적 재산화 과정에서 게이트산화막(12)은 최초 증착두께보다 증가된 두께를 갖는 GGO막(12a)으로 개질되고, 아울러 폴리실리콘막(13)의 노출된 측면이 산화됨에 따라 폴리실리콘막(13)의 측면에 산화막(16)이 형성된다.
상술한 바와 같이, 종래기술에서는 폴리실리콘막(13)과 텅스텐막(14)의 적층 게이트전극이 후속의 높은 열공정 또는 산화공정에서 급격한 부피 팽창, 표면저항의 증가 등의 문제가 발생하는 것을 방지하고, 특히 게이트 재산화공정의 산화분위기에서 텅스텐막이 산화되는 것이 방지하기 위해 선택적 재산화(Selective reoxidation) 공정을 적용하고 있다.
즉, 도 1에 도시된 바와 같이, 수소(H2)가 다량 함유된(H2 rich) 산화분위기에서 텅스텐막(14)은 산화를 시키지 않고 폴리실리콘막(13)만을 산화시켜 폴리실리콘막(13)의 측면에 산화막(16)을 형성시키는 공정이다.
그러나, 선택적 재산화 공정시 금속막인 텅스텐막은 산화되지 않지만, 폴리실리콘막과 텅스텐막의 계면에서 얇은 SiO2막(17)이 형성되고, 이렇게 형성된 산화막(17)은 반도체소자의 동작특성을 크게 저하시키는 문제가 있다. 특히, 선택적 재산화 공정은 O2 또는 H2O 성분이 포함된 고온의 산화 공정이므로 폴리실리콘막과 텅스텐막의 계면에 SiO2와 같은 반응물을 더 많이 형성시킬 가능성이 높다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 게 이트 재산화공정시 게이트전극을 이루는 금속막의 산화를 방지하면서, 게이트전극을 이루는 금속막과 폴리실리콘막의 계면에 산화막 또는 반응층이 형성되는 것을 방지하는데 적합한 반도체소자의 제조 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체기판상에 게이트산화막을 형성하는 단계, 상기 게이트산화막상에 폴리실리콘막을 형성하는 단계, 상기 폴리실리콘막상에 텅스텐실리콘나이트라이드막을 형성하는 단계, 상기 텅스텐실리콘나이트라이드막상에 텅스텐막을 형성하는 단계, 상기 텅스텐막, 상기 텅스텐실리콘나이트라이드막과 상기 폴리실리콘막을 순차적으로 패터닝하여 게이트전극을 형성하는 단계, 및 상기 게이트전극 형성후 드러난 상기 게이트산화막을 선택적으로 재산화시키는 단계를 포함함을 특징으로 한다.
또한, 본 발명의 반도체소자의 제조 방법은 반도체기판상에 게이트산화막을 형성하는 단계, 상기 게이트산화막상에 폴리실리콘막을 형성하는 단계, 상기 폴리실리콘막상에 텅스텐실리사이드막을 형성하는 단계, 상기 텅스텐실리사이드막상에 텅스텐나이트라이드막과 텅스텐막을 차례로 형성하는 단계, 상기 텅스텐막, 텅스텐나이트라이드막, 텅스텐실리사이드막과 상기 폴리실리콘막을 순차적으로 패터닝하여 게이트전극을 형성하는 단계, 및 상기 게이트전극 형성후 드러난 상기 게이트산화막을 선택적으로 재산화시키는 산화과정을 수행하여 상기 텅스텐실리사이드막을 텅스텐실리콘나이트라이드막으로 개질시키는 단계를 포함함을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도 2a 내지 도 2c는 본 발명의 제1 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(21)상에 게이트산화막(22)을 형성하고, 게이트산화막(22)상에 폴리실리콘막(23)을 형성한다. 여기서, 게이트산화막(22)으로는 SiO2, SiOxNy, x=0.03∼3, y=0.03∼3) 등의 실리콘산화막, HfO2, ZrO2, Hf-Al-O, Hf-실리케이트, Zr-실리케이트 등의 하프늄(Hf) 또는 지르코늄(Zr)을 포함하는 고유전 금속산화물을 이용한다.
다음으로, 폴리실리콘막(23) 형성시 생성된 자연산화막을 제거하기 위해 HF를 포함한 용액을 이용한 세정을 실시하고, 세정된 폴리실리콘막(23)상에 30Å∼200Å 두께의 텅스텐실리콘나이트라이드막(WSixNy)(24)을 형성한 후 연속해서 300Å∼1000Å 두께의 텅스텐막(25)을 증착한다.
이때, 텅스텐실리콘나이트라이드막(24)은 텅스텐막(25)과 폴리실리콘막(23)간의 반응 배리어막으로서, 텅스텐-실리콘 타겟(W-Si target) 또는 텅스텐-실리콘 소스(W-Si source)를 이용하여 스퍼터링법(sputtering), 화학기상증착법(CVD), 원자층증착법(ALD)을 통해 형성한다.
예컨대, 스퍼터링법을 이용하는 경우, 먼저 고전압이 걸린 진공상태에서 증착챔버내의 텅스텐-실리콘 타겟과 반도체기판(21) 사이에 아르곤(Ar) 가스와 질소(N2) 가스의 혼합 가스를 공급한 다음, 아르곤 가스를 이온화시켜 아르곤 플라즈마를 형성하고, 플라즈마를 구성하는 Ar+ 이온들을 텅스텐-실리콘 타겟으로 전기장에 의해 가속시켜 텅스텐-실리콘 타겟의 표면과 충돌시킨다. 이러한 충돌에 의한 운동량의 교환에 의하여 텅스텐-실리콘 타겟의 표면 원자나 분자가 튀어나오고, 튀어나온 원자나 분자들(Si+, W+)은 반응가스인 질소(N2) 가스와 화학반응하여 반도체기판(21), 즉 폴리실리콘막(23)상에 텅스텐실리콘나이트라이드막(WSiN)을 증착시킨다.
전술한 스퍼터링법 이용시, 질소 가스의 플로우량을 5%∼40%로 유지하고, 파워는 50W∼10000W를 유지하며, 기판온도는 200℃∼400℃를 유지한다. 여기서, 질소 가스의 플로우량, 즉 텅스텐실리콘나이트라이드막(24)내 질소 함량을 40% 이하로 유지하는 이유는 텅스텐실리콘나이트라이드막(24)내 질소의 함량이 낮을수록 비저항이 낮기 때문이다.
한편, 텅스텐실리콘나이트라이드막(24)과 텅스텐막(25)의 증착은 인시튜(in-situ) 또는 엑시튜(ex-situ) 상태로 이루어진다.
도 2b에 도시된 바와 같이, 텅스텐막(25)상에 게이트패터닝을 위한 감광막패턴(26)을 형성한 후, 감광막패턴(26)을 식각마스크로 텅스텐막(25), 텅스텐실리콘나이트라이드막(24), 폴리실리콘막(23)을 차례로 식각하여 폴리실리콘막(23a), 텅 스텐실리콘나이트라이드막(24a), 텅스텐막(25a)의 순서로 적층된 게이트전극을 형성한다.
상술한 게이트전극 형성시, 폴리실리콘막(23a) 식각으로 드러난 게이트산화막(22)의 일부분이 손상을 받는다.
도 2c에 도시된 바와 같이, 감광막패턴(26)을 제거한 후, 게이트산화막(22)의 손상을 회복시켜 주기 위해 850℃∼950℃의 온도와 수소가 많은(H2-rich) H2O 또는 O2 분위기에서 선택적 재산화 공정을 수행한다. 선택적 재산화 과정에서 폴리실리콘막(23a)의 에지 및 반도체기판(21)상에 위치하는 게이트산화막(22)은 초기 증착두께보다 증가된 두께를 갖는 GGO막(22a)으로 개질되고, 아울러 폴리실리콘막(23a)의 노출된 측면이 산화됨에 따라 폴리실리콘막(23a)의 측면에 산화막(27)이 형성된다.
여기서, GGO막(22a)은 초기 증착두께보다 증가된 두께로 형성되면서 폴리실리콘막(23a)의 에지를 소정 부분 침투한 형태를 갖고, 또한 폴리실리콘막(23a) 하부에 위치하는 초기 게이트산화막(22)보다 그 두께가 더 두껍다.
상술한 선택적 재산화 공정시, 텅스텐막(25a)과 폴리실리콘막(23a) 사이에 형성된 텅스텐실리콘나이트라이드막(24a)은 텅스텐막(25a)과 폴리실리콘막(23a)간의 반응을 억제하는 반응배리어막 역할을 수행하며, 또한 그 형태를 유지하면서 텅스텐막(25a)과 폴리실리콘막(23a)의 계면에 실리콘나이트라이드막, 실리콘옥시나이트라이드막, 실리콘산화막과 같은 반응물이 형성되는 것을 억제한다.
후속 공정으로, 도면에 도시되지 않았지만, LDD 영역을 형성하기 위한 저농도 불순물 이온주입을 실시하고, 게이트전극 패턴의 양측벽에 접하는 스페이서를 형성한 후 소스/드레인영역을 형성하기 위한 고농도 불순물 이온주입을 실시한다.
그리고, 각각의 트랜지스터들을 절연시켜주기 위한 층간절연막을 형성하고, 소스, 드레인 및 게이트전극을 외부단자와 연결시켜주기 위한 금속화 공정을 실시한다.
도 3a 내지 도 3c는 본 발명의 제2 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체기판(31)상에 게이트산화막(32)을 형성하고, 게이트산화막(32)상에 폴리실리콘막(33)을 형성한다. 여기서, 게이트산화막(32)으로는 SiO2, SiOxNy, x=0.03∼3, y=0.03∼3) 등의 실리콘산화막, HfO2, ZrO2, Hf-Al-O, Hf-실리케이트, Zr-실리케이트 등의 하프늄(Hf) 또는 지르코늄(Zr)을 포함하는 고유전 금속산화물을 이용한다.
다음으로, 폴리실리콘막(33) 형성시 생성된 자연산화막을 제거하기 위해 HF를 포함한 용액을 이용한 세정을 실시하고, 세정된 폴리실리콘막(33)상에 30Å∼200Å 두께의 텅스텐실리콘나이트라이드막(WSixNy)(34)을 형성한다. 계속해서, 텅스텐실리콘나이트라이드막(34)상에 30Å∼200Å 두께의 텅스텐나이트라이드막(WNx)(35)과 텅스텐막(36)을 차례로 형성한다.
여기서, 텅스텐실리콘나이트라이드막(34)과 텅스텐나이트라이드막(35)은 텅 스텐막(36)과 폴리실리콘막(33)간의 반응 배리어막이다.
먼저, 텅스텐실리콘나이트라이드막(34)은 텅스텐-실리콘 타겟(W-Si target) 또는 텅스텐-실리콘 소스(W-Si source)를 이용하여 스퍼터링법, 화학기상증착법, 원자층증착법을 통해 형성한다.
예컨대, 스퍼터링법을 이용하는 경우, 먼저 고전압이 걸린 진공상태에서 증착챔버내의 텅스텐-실리콘 타겟과 반도체기판(31) 사이에 아르곤(Ar) 가스와 질소(N2) 가스의 혼합 가스를 공급한 다음, 아르곤 가스를 이온화시켜 아르곤 플라즈마를 형성하고, 플라즈마를 구성하는 Ar+ 이온들을 텅스텐-실리콘 타겟으로 전기장에 의해 가속시켜 텅스텐-실리콘 타겟의 표면과 충돌시킨다. 이러한 충돌에 의한 운동량의 교환에 의하여 텅스텐-실리콘 타겟의 표면 원자나 분자가 튀어나오고, 튀어나온 원자나 분자들(Si+, W+)은 반응가스인 질소(N2) 가스와 화학반응하여 반도체기판(31), 즉 폴리실리콘막(33)상에 텅스텐실리콘나이트라이드막(WSiN)을 증착시킨다.
전술한 스퍼터링법 이용시, 질소 가스의 플로우량을 5%∼40%로 유지하고, 파워는 50W∼10000W를 유지하며, 기판온도는 200℃∼400℃를 유지한다. 여기서, 질소 가스의 플로우량, 즉 텅스텐실리콘나이트라이드막(34)내 질소 함량을을 40% 이하로 유지하는 이유는 텅스텐실리콘나이트라이드막(34)내 질소의 함량이 낮을수록 비저항이 낮기 때문이며, 이러한 질소가스의 플로우량에 의해 텅스텐나이트라이드막(35)의 비저항과 비슷한 수준을 제공한다.
한편, 텅스텐실리콘나이트라이드막(34), 텅스텐나이트라이드막(35)과 텅스텐막(36)의 증착은 인시튜 또는 엑시튜 상태로 이루어진다.
상술한 바와 같이, 폴리실리콘막(33)과 텅스텐막(36) 사이에 반응배리어막으로서 텅스텐실리콘나이트라이드막(34)과 텅스텐나이트라이드막(35)의 적층물을 삽입하므로써 텅스텐나이트라이드막(35)만 삽입되었을 경우에 폴리실리콘막(33)과 텅스텐나이트라이드막(35)의 계면에 반응물이 형성되는 것을 방지한다.
예컨대, 비록 반응배리어막으로서 텅스텐나이트라이드막이 삽입되었다고는 하나, 후속 선택적 재산화 공정이 O2 또는 H2O 성분이 포함된 고온의 산화 공정이므로 폴리실리콘막(33)과 텅스텐나이트라이드막(35)의 계면에 SiON과 같은 반응물이 형성될 가능성이 높다. 따라서, 추가로 텅스텐실리콘나이트라이드막(34)을 삽입하므로써 SiON의 형성을 억제한다.
도 3b에 도시된 바와 같이, 텅스텐막(36)상에 게이트패터닝을 위한 감광막패턴(37)을 형성한 후, 감광막패턴(37)을 식각마스크로 텅스텐막(36), 텅스텐나이트라이드막(35), 텅스텐실리콘나이트라이드막(34) 및 폴리실리콘막(33)을 차례로 식각하여 폴리실리콘막(33a), 텅스텐실리콘나이트라이드막(34a), 텅스텐나이트라이드막(35a), 텅스텐막(36a)의 순서로 적층된 게이트전극을 형성한다.
상술한 게이트전극 형성시, 폴리실리콘막(33a) 식각으로 드러난 게이트산화막(32)의 일부분이 손상을 받는다.
도 3c에 도시된 바와 같이, 감광막패턴(37)을 제거한 후, 게이트산화막(32) 의 손상을 회복시켜 주기 위해 850℃∼950℃의 온도와 수소가 많은(H2-rich) H2O 또는 O2 분위기에서 선택적 재산화 공정을 수행한다. 선택적 재산화 과정에서 폴리실리콘막(33a)의 에지 및 반도체기판(31)상에 위치하는 게이트산화막(32)은 초기 증착두께보다 증가된 두께를 갖는 GGO막(32a)으로 개질되고, 아울러 폴리실리콘막(33a)의 노출된 측면이 산화됨에 따라 폴리실리콘막(33a)의 측면에 산화막(38)이 형성된다.
여기서, GGO막(32a)은 초기 증착두께보다 증가된 두께로 형성되면서 폴리실리콘막(33a)의 에지를 소정 부분 침투한 형태를 갖고, 또한 폴리실리콘막(33a) 하부에 위치하는 초기 게이트산화막(32)보다 그 두께가 더 두껍다.
상술한 선택적 재산화 공정시, 텅스텐나이트라이드막(35a)과 폴리실리콘막(33a) 사이에 형성된 텅스텐실리콘나이트라이드막(34a)은 텅스텐막(36a)과 폴리실리콘막(33a)간의 반응을 억제하는 반응배리어막 역할을 수행하며, 또한 그 형태를 유지하면서 텅스텐나이트라이드막(35a)과 폴리실리콘막(33a)의 계면에 실리콘나이트라이드막, 실리콘옥시나이트라이드막, 실리콘산화막과 같은 반응물이 형성되는 것을 억제한다.
후속 공정으로, 도면에 도시되지 않았지만, LDD 영역을 형성하기 위한 저농도 불순물 이온주입을 실시하고, 게이트전극 패턴의 양측벽에 접하는 스페이서를 형성한 후 소스/드레인영역을 형성하기 위한 고농도 불순물 이온주입을 실시한다.
그리고, 각각의 트랜지스터들을 절연시켜주기 위한 층간절연막을 형성하고, 소스, 드레인 및 게이트전극을 외부단자와 연결시켜주기 위한 금속화 공정을 실시한다.
도 4a 내지 도 4c는 본 발명의 제3 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체기판(41)상에 게이트산화막(42)을 형성하고, 게이트산화막(42)상에 폴리실리콘막(43)을 형성한다. 여기서, 게이트산화막(42)으로는 SiO2, SiOxNy, x=0.03∼3, y=0.03∼3) 등의 실리콘산화막, HfO2, ZrO2, Hf-Al-O, Hf-실리케이트, Zr-실리케이트 등의 하프늄(Hf) 또는 지르코늄(Zr)을 포함하는 고유전 금속산화물을 이용한다.
다음으로, 폴리실리콘막(43) 형성시 생성된 자연산화막을 제거하기 위해 HF를 포함한 용액을 이용한 세정을 실시하고, 세정된 폴리실리콘막(43)상에 50Å∼200Å 두께의 텅스텐실리사이드막(WxSiy)(44)을 형성한다. 계속해서, 텅스텐실리사이드막(44)상에 30Å∼200Å 두께의 텅스텐나이트라이드막(45)과 텅스텐막(46)을 차례로 형성한다.
먼저, 텅스텐실리사이드막(44)은 텅스텐-실리콘 타겟(W-Si target) 또는 텅스텐-실리콘 소스(W-Si source)를 이용하여 스퍼터링법, 화학기상증착법, 원자층증착법을 통해 형성한다.
예컨대, 스퍼터링법을 이용하는 경우, 먼저 고전압이 걸린 진공상태에서 증착챔버내의 텅스텐-실리콘 타겟과 반도체기판(31) 사이에 아르곤(Ar) 가스를 공급 한 다음, 아르곤 가스를 이온화시켜 아르곤 플라즈마를 형성하고, 플라즈마를 구성하는 Ar+ 이온들을 텅스텐-실리콘 타겟으로 전기장에 의해 가속시켜 텅스텐-실리콘 타겟의 표면과 충돌시킨다. 이러한 충돌에 의한 운동량의 교환에 의하여 텅스텐-실리콘 타겟의 표면 원자나 분자가 튀어나오고, 튀어나온 원자나 분자들(Si+, W+)은 화학반응하여 반도체기판(41), 즉 폴리실리콘막(43)상에 텅스텐실리사이드막(WSi)을 증착시킨다.
전술한 스퍼터링법 이용시, 파워는 50W∼10000W를 유지하며, 기판온도는 200℃∼400℃를 유지한다.
한편, 텅스텐실리사이드막(44), 텅스텐나이트라이드막(45)과 텅스텐막(46)의 증착은 인시튜 또는 엑시튜 상태로 이루어진다.
도 4b에 도시된 바와 같이, 텅스텐막(46)상에 게이트패터닝을 위한 감광막패턴(47)을 형성한 후, 감광막패턴(47)을 식각마스크로 텅스텐막(46), 텅스텐나이트라이드막(45), 텅스텐실리콘나이트라이드막(44) 및 폴리실리콘막(43)을 차례로 식각하여 폴리실리콘막(43a), 텅스텐실리사이드막(44a), 텅스텐나이트라이드막(45a), 텅스텐막(46a)의 순서로 적층된 게이트전극을 형성한다.
상술한 게이트전극 형성시, 폴리실리콘막(43a) 식각으로 드러난 게이트산화막(42)의 일부분이 손상을 받는다.
도 4c에 도시된 바와 같이, 감광막패턴(47)을 제거한 후, 게이트산화막(42)의 손상을 회복시켜 주기 위해 850℃∼950℃의 온도와 수소가 많은(H2-rich) H2O 또 는 O2 분위기에서 선택적 재산화 공정을 수행한다. 선택적 재산화 과정에서 폴리실리콘막(43a)의 에지 및 반도체기판(41)상에 위치하는 게이트산화막(42)은 초기 증착두께보다 증가된 두께를 갖는 GGO막(42a)으로 개질되고, 아울러 폴리실리콘막(43a)의 노출된 측면이 산화됨에 따라 폴리실리콘막(43a)의 측면에 산화막(48)이 형성된다.
여기서, GGO막(42a)은 초기 증착두께보다 증가된 두께로 형성되면서 폴리실리콘막(43a)의 에지를 소정 부분 침투한 형태를 갖고, 또한 폴리실리콘막(43a) 하부에 위치하는 초기 게이트산화막(42)보다 그 두께가 더 두껍다.
상술한 선택적 재산화 공정시, 텅스텐나이트라이드막(45a)과 폴리실리콘막(43a) 사이에 형성된 텅스텐실리사이드막(44a)이 텅스텐실리콘나이트라이드막(44b)으로 개질된다. 이는 선택적 재산화 공정시 텅스텐나이트라이드막(45a)내 질소가 텅스텐실리사이드막(44a)으로 확산하기 때문이다. 한편, 텅스텐실리콘나이트라이드막(44b)내 질소 함량은 5%∼40%을 유지한다.
결국, 상술한 선택적 재산화 공정시, 텅스텐나이트라이드막(45a)과 폴리실리콘막(43a) 사이에 형성되는 텅스텐실리콘나이트라이드막(44b)은 텅스텐막(46a)과 폴리실리콘막(43a)간의 반응을 억제하는 반응배리어막 역할을 수행하며, 또한 그 형태를 유지하면서 텅스텐나이트라이드막(45a)과 폴리실리콘막(43a)의 계면에 실리콘나이트라이드막, 실리콘옥시나이트라이드막, 실리콘산화막과 같은 반응물이 형성되는 것을 억제한다.
후속 공정으로, 도면에 도시되지 않았지만, LDD 영역을 형성하기 위한 저농 도 불순물 이온주입을 실시하고, 게이트전극 패턴의 양측벽에 접하는 스페이서를 형성한 후 소스/드레인영역을 형성하기 위한 고농도 불순물 이온주입을 실시한다.
그리고, 각각의 트랜지스터들을 절연시켜주기 위한 층간절연막을 형성하고, 소스, 드레인 및 게이트전극을 외부단자와 연결시켜주기 위한 금속화 공정을 실시한다.
한편, 전술한 제1, 제2 및 제3 실시예에서는 금속 게이트전극막으로 텅스텐막을 예로 들었으나, 다른 금속막을 적용하는 경우에도 적용 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 후속 선택적 재산화 및 후속 산화분위기의 열공정에서 폴리실리콘막과 금속막의 계면에 산화막 또는 반응층이 형성되는 것을 억제하므로써 반도체소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
Claims (11)
- 반도체기판상에 게이트산화막을 형성하는 단계;상기 게이트산화막상에 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막상에 텅스텐실리콘나이트라이드막을 형성하는 단계;상기 텅스텐실리콘나이트라이드막상에 텅스텐막을 형성하는 단계;상기 텅스텐막, 상기 텅스텐실리콘나이트라이드막과 상기 폴리실리콘막을 순차적으로 패터닝하여 게이트전극을 형성하는 단계; 및상기 게이트전극 형성후 드러난 상기 게이트산화막을 선택적으로 재산화시키는 단계를 포함함을 특징으로 하는 반도체소자의 제조 방법.
- 제1항에 있어서,상기 텅스텐실리콘나이트라이드막을 형성하는 단계에서,상기 텅스텐실리콘나이트라이드막내 질소 함량은 5%∼40%인 것을 특징으로 하는 반도체소자의 제조 방법.
- 제1항에 있어서,상기 텅스텐실리콘나이트라이드막을 형성한 후,상기 텅스텐실리콘나이트라이드막상에 텅스텐나이트라이드막을 형성하는 단계를 더 포함함을 특징으로 하는 반도체소자의 제조 방법.
- 제3항에 있어서,상기 텅스텐실리콘나이트라이드막, 상기 텅스텐나이트라이드막 및 상기 텅스텐막은 인시튜 또는 엑시튜 상태로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제1항에 있어서,상기 텅스텐실리콘나이트라이드막을 형성하는 단계는,텅스텐-실리콘 타겟을 이용한 스퍼터링법 또는 텅스텐-실리콘 소스를 이용한 화학기상증착법 또는 원자층증착법을 통해 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
- 제5항에 있어서,상기 텅스텐-실리콘 타겟을 이용한 스퍼터링법은,질소 가스와 아르곤 가스의 혼합가스를 이용하고, 파워는 50W∼10000W를 유지하며, 기판온도는 200℃∼400℃를 유지하되, 상기 질소 가스의 플로우량을 5%∼40%로 유지하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제1항에 있어서,상기 텅스텐실리콘나이트라이드막은, 30Å∼200Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조 방법.
- 반도체기판상에 게이트산화막을 형성하는 단계;상기 게이트산화막상에 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막상에 텅스텐실리사이드막을 형성하는 단계;상기 텅스텐실리사이드막상에 텅스텐나이트라이드막과 텅스텐막을 차례로 형성하는 단계;상기 텅스텐막, 텅스텐나이트라이드막, 텅스텐실리사이드막과 상기 폴리실리콘막을 순차적으로 패터닝하여 게이트전극을 형성하는 단계; 및상기 게이트전극 형성후 드러난 상기 게이트산화막을 선택적으로 재산화시키는 산화과정을 수행하여 상기 텅스텐실리사이드막을 텅스텐실리콘나이트라이드막으로 개질시키는 단계를 포함함을 특징으로 하는 반도체소자의 제조 방법.
- 제8항에 있어서,상기 텅스텐실리사이드막을 형성하는 단계는,텅스텐-실리콘 타겟을 이용한 스퍼터링법 또는 텅스텐-실리콘 소스를 이용한 화학기상증착법 또는 원자층증착법을 통해 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
- 제8항에 있어서,상기 텅스텐실리콘나이트라이드막은, 상기 텅스텐나이트라이드막내 질소가 확산하여 형성된 것이되, 상기 텅스텐실리콘나이트라이드막내 질소 함량은 5%∼40%인 것을 특징으로 하는 반도체소자의 제조 방법.
- 제8항에 있어서,상기 게이트산화막을 선택적으로 재산화시키는 산화과정은,850℃∼950℃의 온도에서 수소가 많은 H2O 또는 O2 분위기로 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020037205A KR100806138B1 (ko) | 2002-06-29 | 2002-06-29 | 금속 게이트전극을 구비한 반도체소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020037205A KR100806138B1 (ko) | 2002-06-29 | 2002-06-29 | 금속 게이트전극을 구비한 반도체소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040001871A KR20040001871A (ko) | 2004-01-07 |
| KR100806138B1 true KR100806138B1 (ko) | 2008-02-22 |
Family
ID=37313603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020037205A KR100806138B1 (ko) | 2002-06-29 | 2002-06-29 | 금속 게이트전극을 구비한 반도체소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100806138B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100980059B1 (ko) * | 2008-04-23 | 2010-09-03 | 주식회사 하이닉스반도체 | 반도체 소자의 텅스텐 질화물층 증착 방법 |
| KR101122756B1 (ko) * | 2008-06-30 | 2012-03-23 | 주식회사 하이닉스반도체 | 단층 확산방지막을 구비하는 반도체 장치 및 그 제조 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002100760A (ja) * | 2000-07-21 | 2002-04-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法並びにｃｍｏｓトランジスタ |
| KR20020038273A (ko) * | 2000-11-17 | 2002-05-23 | 박종섭 | 반도체 소자의 게이트 전극 형성방법 |
-
2002
- 2002-06-29 KR KR1020020037205A patent/KR100806138B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002100760A (ja) * | 2000-07-21 | 2002-04-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法並びにｃｍｏｓトランジスタ |
| KR20020038273A (ko) * | 2000-11-17 | 2002-05-23 | 박종섭 | 반도체 소자의 게이트 전극 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040001871A (ko) | 2004-01-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7390709B2 (en) | Method for making a semiconductor device having a high-k gate dielectric layer and a metal gate electrode | |
| JPH10173177A (ja) | Ｍｉｓトランジスタの製造方法 | |
| KR100543207B1 (ko) | 하드마스크를 이용한 반도체 소자의 게이트전극 제조 방법 | |
| US20100148275A1 (en) | Semiconductor device and method for fabricating the same | |
| US20030186523A1 (en) | Method for forming an improved metal silicide portion in a silicon-containing conductive region in an integrated circuit | |
| KR100806138B1 (ko) | 금속 게이트전극을 구비한 반도체소자의 제조 방법 | |
| KR100743618B1 (ko) | 반도체 소자의 게이트 및 그 제조방법 | |
| KR100411025B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100223736B1 (ko) | 반도체 소자 제조 방법 | |
| KR20030089082A (ko) | 반도체소자의 제조 방법 | |
| KR101062835B1 (ko) | 이중 하드마스크를 이용한 반도체 소자의 게이트전극 제조방법 | |
| KR100482738B1 (ko) | 계면 반응이 억제된 적층 게이트전극 및 그를 구비한반도체 소자의 제조 방법 | |
| KR100806136B1 (ko) | 금속 게이트전극을 구비한 반도체소자의 제조 방법 | |
| KR100844929B1 (ko) | 금속 게이트전극을 구비한 반도체소자의 제조 방법 | |
| KR100706823B1 (ko) | 티타늄나이트라이드막을 이용한 확산방지막과오믹콘택층의 동시 형성 방법 | |
| KR100764341B1 (ko) | 반도체소자의 제조방법 | |
| KR100529873B1 (ko) | 반도체소자의 제조방법 | |
| KR100806135B1 (ko) | 금속 게이트전극을 갖는 반도체소자의 제조 방법 | |
| KR100881736B1 (ko) | 반도체 소자의 제조방법 | |
| KR100414229B1 (ko) | 티타늄나이트라이드막을 이용한 확산방지막과오믹콘택층의 동시 형성 방법 | |
| KR100438674B1 (ko) | 선택 산화법을 이용한 금속 게이트전극 구조의 반도체소자 제조 방법 | |
| KR100937992B1 (ko) | 게이트전극 및 그를 구비한 반도체 소자의 제조 방법 | |
| WO2003083936A1 (en) | Method for forming an improved metal silicide contact to a silicon-containing conductive region | |
| JP2004207613A (ja) | 半導体装置及びその製造方法 | |
| KR100558045B1 (ko) | 확산배리어를 포함하는 텅스텐폴리메탈게이트를 갖는반도체소자 및 그의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110126 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |