KR100806136B1 - 금속 게이트전극을 구비한 반도체소자의 제조 방법 - Google Patents

금속 게이트전극을 구비한 반도체소자의 제조 방법 Download PDF

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Abstract

본 발명은 게이트 재산화공정 또는 후속 산화분위기의 열공정시 게이트전극을 이루는 금속막의 산화를 방지하면서, 게이트전극을 이루는 금속막과 폴리실리콘막의 계면에 산화막 또는 반응층이 형성되는 것을 방지하는데 적합한 반도체소자의 제조 방법을 제공하기 위한 것으로, 반도체기판상에 게이트산화막을 형성하는 단계, 상기 게이트산화막상에 폴리실리콘막을 형성하는 단계, 상기 폴리실리콘막상에 금속막을 형성하는 단계, 상기 폴리실리콘막과 상기 금속막의 계면에 실리콘을 분포시키는 단계, 상기 실리콘과 상기 금속막내 금속원소를 반응시켜 상기 폴리실리콘막과 상기 금속막의 계면에 금속실리사이드막을 형성하는 단계, 상기 금속막, 상기 금속실리사이드막과 상기 폴리실리콘막을 순차적으로 패터닝하여 게이트패턴을 형성하는 단계, 및 상기 게이트패턴 형성후 드러난 상기 게이트산화막을 재산화시키는 단계를 포함한다.
게이트전극, 텅스텐막, 폴리실리콘막, 이온주입, 실리사이드막, 재산화, GGO

Description

금속 게이트전극을 구비한 반도체소자의 제조 방법{Method for fabricating semiconductor device having meta-gate electrode}
도 1은 종래기술에 따른 반도체소자의 제조 방법을 개략적으로 도시한 도면,
도 2a 내지 도 2d는 본 발명의 제1 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도,
도 3a 내지 도 3d는 본 발명의 제2 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도,
도 4a 내지 도 4c는 본 발명의 제3 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 게이트산화막
22a : GGO막 23 : 폴리실리콘막
24 : 텅스텐질화막 25 : 텅스텐막
26 : 하드마스크 27 : 텅스텐실리사이드막
28 : 산화막
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 금속게이트전극을 구비한 반도체소자의 제조 방법에 관한 것이다.
최근에 반도체소자가 고집적화됨에 따라 소스 및 드레인영역으로 이용되는 불순물영역과 게이트전극의 폭이 감소되고 있다. 이에 따라, 반도체소자는 불순물영역의 접촉 저항 및 게이트전극의 시트저항(Sheet resistance; Rs)이 증가하여 동작 속도가 저하되는 문제점이 발생되었다.
그러므로, 반도체소자 내의 소자들의 배선을 알루미늄 합금 및 텅스텐 등의 저저항 물질로 형성하거나, 또는, 게이트전극과 같이 다결정실리콘으로 형성하는 경우에 실리사이드층(silicide)을 형성하여 저항을 감소시킨다.
한편, 게이트전극으로 폴리실리콘막을 적용하는 반도체소자 제조에서는 폴리실리콘막 식각시에 드러나는 게이트산화막이 손상되므로, 게이트전극의 저항은 그대로 유지하면서 손상된 게이트산화막을 회복하기 위해 폴리실리콘막의 측면을 선택적으로 산화시키는 재산화(Re-oxidation) 공정이 수반된다.
여기서, 게이트산화막의 재산화 공정은 게이트전극 식각시 게이트산화막에 발생된 마이크로트렌치(microtrench) 및 손실을 회복시켜 주며, 게이트산화막상에 잔류하는 폴리실리콘막 잔막을 산화시키며, 게이트전극의 에지에 있는 게이트산화막의 두께를 증가시켜 신뢰성을 향상시키기 위한 목적으로 진행되고 있다.
특히, 게이트전극의 에지쪽에 있는 게이트산화막은 그 두께 및 막의 품질에 의해 핫캐리어 특성, 서브 문턱전압(sub-threshold voltage) 특성[누설전류, 게이트유도드레인누설(GIDL)], 펀치쓰루(punchthrough) 특성, 소자 동작 속도에 많은 영향을 미친다.
그렇기 때문에 게이트전극 에지쪽의 게이트산화막은 일정한 두께 이상으로 성장시켜야 되며, 이렇게 성장된 산화막을 그레이디드게이트산화막(Graded Gate Oxide; 이하 'GGO막'이라 약칭함) 또는 SBO(Spacer Bottom Oxide)막이라고 부른다.재산화공정은 필수적으로 진행되어야 한다.
최근에는 게이트전극의 저항을 낮추기 위해 폴리실리콘막과 금속막의 적층구조를 적용하고 있다.
도 1은 종래기술에 따른 반도체소자의 제조 방법을 개략적으로 도시한 도면이다.
도 1을 참조하면, 반도체기판(11)상에 게이트산화막(12)을 형성하고, 게이트산화막(12)상에 폴리실리콘막(13), 텅스텐막(14), 하드마스크(15)를 차례로 증착한다. 다음으로, 하드마스크(15)를 먼저 식각한 후, 텅스텐막(14)과 폴리실리콘막(13)을 차례로 식각하여 게이트패턴을 형성한다.
상술한 게이트패턴 형성시, 폴리실리콘막(13) 식각으로 드러난 게이트산화막 (12)의 일부분이 손상을 받는다.
이러한 게이트산화막(12)의 손상을 회복시켜 주기 위해 수소부화(H2 rich) 분위기에서 선택적 재산화 공정을 수행한다. 선택적 재산화 과정에서 게이트산화막(12)은 최초 증착두께보다 증가된 두께를 갖는 GGO막(12a)으로 개질되고, 아울러 폴리실리콘막(13)의 노출된 측면이 산화됨에 따라 폴리실리콘막(13)의 측면에 산화막(16)이 형성된다.
상술한 바와 같이, 종래기술에서는 폴리실리콘막(13)과 텅스텐막(14)의 적층 게이트전극이 후속의 높은 열공정 또는 산화공정에서 급격한 부피 팽창, 표면저항의 증가 등의 문제가 발생하는 것을 방지하고, 특히 게이트 재산화공정의 산화분위기에서 텅스텐막이 산화되는 것이 방지하기 위해 선택적 재산화(Selective reoxidation) 공정을 적용하고 있다.
즉, 도 1에 도시된 바와 같이, 수소(H2)가 다량 함유된 수소부화(H2 rich) 산화분위기에서 텅스텐막(14)은 산화를 시키지 않고 폴리실리콘막(13)만을 산화시켜 폴리실리콘막(13)의 측면에 산화막(16)을 형성시키는 공정이다.
그러나, 선택적 재산화 공정시 금속막인 텅스텐막은 산화되지 않지만, 폴리실리콘막과 텅스텐막의 계면에서 얇은 산화막(17)이 형성되고, 이렇게 형성된 산화막(17)은 반도체소자의 신뢰성을 크게 저하시키는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 게이트 재산화공정시 게이트전극을 이루는 금속막의 산화를 방지하면서, 게이트전극 을 이루는 금속막과 폴리실리콘막의 계면에 산화막 또는 반응층이 형성되는 것을 방지하는데 적합한 반도체소자의 제조 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체기판상에 게이트산화막을 형성하는 단계, 상기 게이트산화막상에 폴리실리콘막을 형성하는 단계, 상기 폴리실리콘막상에 금속막을 형성하는 단계, 상기 폴리실리콘막과 상기 금속막의 계면에 실리콘을 분포시키는 단계, 상기 실리콘과 상기 금속막내 금속원소를 반응시켜 상기 폴리실리콘막과 상기 금속막의 계면에 금속실리사이드막을 형성하는 단계, 상기 금속막, 상기 금속실리사이드막과 상기 폴리실리콘막을 순차적으로 패터닝하여 게이트패턴을 형성하는 단계, 및 상기 게이트패턴 형성후 드러난 상기 게이트산화막을 재산화시키는 단계를 포함함을 특징으로 하고, 상기 실리콘을 분포시키는 단계는 실리콘을 이온주입하되, 실리콘소스로 SiH4 또는 SiF4를 이용하고, 10keV∼500keV의 이온주입에너지와 1×1014∼1×1016atoms/cm2의 도즈로 이루어짐을 특징으로 하며, 상기 금속실리사이드막을 형성하는 단계는 질소, 아르곤 또는 수소 분위기와 700℃∼1000℃의 온도에서 열처리하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도 2a 내지 도 2d는 본 발명의 제1 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(21)에 소자간 격리를 위한 필드산화막 공정, 웰 공정 및 채널이온주입공정을 실시한 후, 반도체기판(21)상에 게이트산화막(22)을 형성하고, 게이트산화막(22)상에 폴리실리콘막(23)을 형성한다. 여기서, 게이트산화막(22)으로는 SiO2, SiOxNy, x=0.03∼3, y=0.03∼3) 등의 실리콘산화막, HfO2, ZrO2, Hf-Al-O, Hf-실리케이트, Zr-실리케이트 등의 하프늄(Hf) 또는 지르코늄(Zr)을 포함하는 고유전 금속산화물을 이용한다.
다음으로, 폴리실리콘막(23) 형성시 생성된 자연산화막을 제거하기 위해 HF를 포함한 용액을 이용한 세정을 실시하고, 세정된 폴리실리콘막(23)상에 10Å∼300Å 두께의 텅스텐질화막(24)과 300Å∼1000Å 두께의 텅스텐막(25)을 차례로 증착한다.
다음에, 실리콘 소스를 이온주입하여 폴리실리콘막(23)과 텅스텐질화막(24)의 계면에 실리콘을 분포시킨다.
이때, 실리콘 소스는 SiH4 또는 SiF4이며, 이온주입 에너지는 10keV∼500keV이고, 도즈는 1×1014∼1×1016atoms/cm2이다. 한편, 실리콘이 분포되는 폴리실리콘막(23)과 텅스텐질화막(24)의 계면의 두께 범위는 400Å이다.
도 2b에 도시된 바와 같이, 텅스텐막(25)상에 하드마스크(26)를 형성한다. 이때, 하드마스크(26)는 후속 패터닝시 식각작업을 용이하게 하기 위한 막으로서, SiN, W 또는 WN을 이용한다.
다음으로, 질소, 아르곤 또는 수소 분위기와 700℃∼1000℃의 온도에서 열처리공정을 수행하여 폴리실리콘막(23)과 텅스텐질화막(24)의 계면에 텅스텐실리사이드막(27)을 형성시킨다. 이때, 텅스텐실리사이드막(27)은 폴리실리콘막(23)과 텅스텐질화막(24)의 계면에 분포된 실리콘이 텅스텐질화막(24)내 텅스텐과 반응하여 실리사이드화된 막으로서 10Å∼200Å의 두께로 형성된다.
도 2c에 도시된 바와 같이, 하드마스크(26)상에 게이트패터닝을 위한 감광막패턴(도시 생략)을 형성한 후, 감광막패턴을 식각마스크로 하드마스크(26)를 먼저 식각한 후 연속해서 텅스텐막(25), 텅스텐질화막(24), 텅스텐실리사이드막(27), 폴리실리콘(23)을 차례로 식각하여 폴리실리콘막(23), 텅스텐실리사이드막(27), 텅스텐질화막(24), 텅스텐막(25), 하드마스크(26)의 순서로 적층된 게이트패턴을 형성한다. 다음으로, 감광막패턴을 제거한다.
상술한 게이트패터닝시, 폴리실리콘막(23) 식각으로 드러난 게이트산화막 (22)의 일부분이 손상을 받는다.
도 2d에 도시된 바와 같이, 게이트산화막(22)의 손상을 회복시켜 주기 위해 수소부화 분위기에서 선택적 재산화 공정을 수행한다. 선택적 재산화 과정에서 폴리실리콘막(23)의 에지 및 반도체기판(21)상에 위치하는 게이트산화막(22)은 초기 증착두께보다 증가된 두께를 갖는 GGO막(22a)으로 개질되고, 아울러 폴리실리콘막(23)의 노출된 측면이 산화됨에 따라 폴리실리콘막(23)의 측면에 산화 막(28)이 형성된다.
여기서, GGO막(22a)은 초기 증착두께보다 증가된 두께로 형성되면서 폴리실리콘막(23)의 에지를 소정 부분 침투한 형태를 갖고, 또한 폴리실리콘막(23) 하부에 위치하는 초기 게이트산화막(22)보다 그 두께가 더 두껍다.
후속 공정으로, 도면에 도시되지 않았지만, LDD(Lightly Doped Drain) 영역을 형성하기 위한 저농도 불순물 이온주입을 실시하고, 게이트패턴의 양측벽에 접하는 스페이서를 형성한 후 소스/드레인영역을 형성하기 위한 고농도 불순물 이온주입을 실시한다.
그리고, 각각의 트랜지스터들을 절연시켜주기 위한 층간절연막을 형성하고, 소스, 드레인 및 게이트전극을 외부단자와 연결시켜주기 위한 금속화 공정을 실시한다.
도 3a 내지 도 3d는 본 발명의 제2 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체기판(31)에 소자간 격리를 위한 필드산화막 공정, 웰 공정 및 채널이온주입공정을 실시한 후, 반도체기판(31)상에 게이트산화막(32)을 형성하고, 게이트산화막(32)상에 폴리실리콘막(33)을 형성한다. 여기서, 게이트산화막(32)으로는 SiO2, SiOxNy, x=0.03∼3, y=0.03∼3) 등의 실리콘산화막, HfO2, ZrO2, Hf-Al-O, Hf-실리케이트, Zr-실리케이트 등의 하프늄(Hf) 또는 지르코늄(Zr)을 포함하는 고유전 금속산화물을 이용한다.
다음으로, 폴리실리콘막(33) 형성시 생성된 자연산화막을 제거하기 위해 HF를 포함한 용액을 이용한 세정을 실시하고, 세정된 폴리실리콘막(33)상에 10Å∼100Å 두께의 제1 텅스텐막(34a), 10Å∼300Å 두께의 텅스텐질화막(35)과 300Å∼1000Å 두께의 제2 텅스텐막(34b)을 차례로 증착한다.
다음에, 실리콘 소스를 이온주입하여 폴리실리콘막(33)과 제1 텅스텐막(34a)의 계면에 실리콘을 분포시킨다.
이때, 실리콘 소스는 SiH4 또는 SiF4이며, 이온주입 에너지는 10keV∼500keV이고, 도즈는 1×1014∼1×1016atoms/cm2이다. 한편, 실리콘이 분포되는 폴리실리콘막(33)과 제1 텅스텐막(34a)의 계면의 두께 범위는 400Å이다.
도 3b에 도시된 바와 같이, 제2 텅스텐막(34b)상에 하드마스크(36)를 형성한다. 이때, 하드마스크(36)는 후속 패터닝시 식각작업을 용이하게 하기 위한 막으로서, SiN, W 또는 WN을 이용한다.
다음으로, 질소, 아르곤 또는 수소 분위기와 700℃∼1000℃의 온도에서 열처리공정을 수행하여 폴리실리콘막(33)과 제1 텅스텐막(34a)의 계면에 텅스텐실리사이드막(37)을 형성시킨다. 이때, 텅스텐실리사이드막(37)은 폴리실리콘막(33)과 제1 텅스텐막(34a)의 계면에 분포된 실리콘이 제1 텅스텐막(34a)내 텅스텐과 반응하여 실리사이드화된 막으로서 10Å∼200Å의 두께로 형성된다.
도 3c에 도시된 바와 같이, 하드마스크(36)상에 게이트패터닝을 위한 감광막패턴(도시 생략)을 형성한 후, 감광막패턴을 식각마스크로 하드마스크(36)를 먼저 식각한 후 연속해서 제2 텅스텐막(34b), 텅스텐질화막(35), 제1 텅스텐막(34a), 텅스텐실리사이드막(37), 폴리실리콘(33)을 차례로 식각하여 폴리실리콘막(33), 텅스텐실리사이드막(37), 제1 텅스텐막(34a), 텅스텐질화막(35), 제2 텅스텐막(34b), 하드마스크(36)의 순서로 적층된 게이트패턴을 형성한다. 다음으로, 감광막패턴을 제거한다.
상술한 게이트패터닝시, 폴리실리콘막(33) 식각으로 드러난 게이트산화막 (32)의 일부분이 손상을 받는다.
도 3d에 도시된 바와 같이, 게이트산화막(32)의 손상을 회복시켜 주기 위해 수소부화 분위기에서 선택적 재산화 공정을 수행한다. 선택적 재산화 과정에서 폴리실리콘막(33)의 에지 및 반도체기판(31)상에 위치하는 게이트산화막(32)은 초기 증착두께보다 증가된 두께를 갖는 GGO막(32a)으로 개질되고, 아울러 폴리실리콘막(33)의 노출된 측면이 산화됨에 따라 폴리실리콘막(33)의 측면에 산화막(38)이 형성된다.
여기서, GGO막(32a)은 초기 증착두께보다 증가된 두께로 형성되면서 폴리실리콘막(33)의 에지를 소정 부분 침투한 형태를 갖고, 또한 폴리실리콘막(33) 하부에 위치하는 초기 게이트산화막(32)보다 그 두께가 더 두껍다.
후속 공정으로, 도면에 도시되지 않았지만, LDD 영역을 형성하기 위한 저농도 불순물 이온주입을 실시하고, 게이트패턴의 양측벽에 접하는 스페이서를 형성한 후 소스/드레인영역을 형성하기 위한 고농도 불순물 이온주입을 실시한다.
그리고, 각각의 트랜지스터들을 절연시켜주기 위한 층간절연막을 형성하고, 소스, 드레인 및 게이트전극을 외부단자와 연결시켜주기 위한 금속화 공정을 실시한다.
도 4a 내지 도 4c는 본 발명의 제3 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체기판(41)에 소자간 격리를 위한 필드산화막 공정, 웰 공정 및 채널이온주입공정을 실시한 후, 반도체기판(41)상에 게이트산화막(42)을 형성하고, 게이트산화막(42)상에 폴리실리콘막(43)을 형성한다. 여기서, 게이트산화막(42)으로는 SiO2, SiOxNy, x=0.03∼3, y=0.03∼3) 등의 실리콘산화막, HfO2, ZrO2, Hf-Al-O, Hf-실리케이트, Zr-실리케이트 등의 하프늄(Hf) 또는 지르코늄(Zr)을 포함하는 고유전 금속산화물을 이용한다.
다음으로, 폴리실리콘막(43) 형성시 생성된 자연산화막을 제거하기 위해 HF를 포함한 용액을 이용한 세정을 실시하고, 세정된 폴리실리콘막(43)상에 300Å∼1000Å 두께의 텅스텐막(44)을 차례로 증착한다.
다음에, 실리콘 소스를 이온주입하여 폴리실리콘막(43)과 텅스텐막(44)의 계면에 실리콘을 분포시킨다.
이때, 실리콘 소스는 SiH4 또는 SiF4이며, 이온주입 에너지는 10keV∼500keV이고, 도즈는 1×1014∼1×1016atoms/cm2이다. 한편, 실리콘이 분포되는 폴리실리콘막(43)과 텅스텐막(44)의 계면의 두께 범위는 400Å이다.
도 4b에 도시된 바와 같이, 텅스텐막(44)상에 하드마스크(45)를 형성한다. 이때, 하드마스크(45)는 후속 패터닝시 식각작업을 용이하게 하기 위한 막으로서, SiN, W 또는 WN을 이용한다.
다음으로, 질소, 아르곤 또는 수소 분위기와 700℃∼1000℃의 온도에서 열처리공정을 수행하여 폴리실리콘막(43)과 텅스텐막(44)의 계면에 텅스텐실리사이드막(46)을 형성시킨다. 이때, 텅스텐실리사이드막(46)은 폴리실리콘막(43)과 텅스텐막(44)의 계면에 분포된 실리콘이 텅스텐막(44)내 텅스텐과 반응하여 실리사이드화된 막으로서 10Å∼200Å의 두께로 형성된다.
도 4c에 도시된 바와 같이, 하드마스크(45)상에 게이트패터닝을 위한 감광막패턴(도시 생략)을 형성한 후, 감광막패턴을 식각마스크로 하드마스크(45)를 먼저 식각한 후 연속해서 텅스텐막(44), 텅스텐실리사이드막(46), 폴리실리콘(43)을 차례로 식각하여 폴리실리콘막(43), 텅스텐실리사이드막(46), 텅스텐막(44), 하드마스크(45)의 순서로 적층된 게이트패턴을 형성한다. 다음으로, 감광막패턴을 제거한다.
상술한 게이트패터닝시, 폴리실리콘막(43) 식각으로 드러난 게이트산화막 (42)의 일부분이 손상을 받는다.
다음으로, 게이트산화막(42)의 손상을 회복시켜 주기 위해 수소부화 분위기에서 선택적 재산화 공정을 수행한다. 선택적 재산화 과정에서 폴리실리콘막(43)의 에지 및 반도체기판(41)상에 위치하는 게이트산화막(42)은 초기 증착두께보다 증가된 두께를 갖는 GGO막(42a)으로 개질되고, 아울러 폴리실리콘막(43)의 노출된 측면이 산화됨에 따라 폴리실리콘막(43)의 측면에 산화막(47)이 형성된다.
여기서, GGO막(42a)은 초기 증착두께보다 증가된 두께로 형성되면서 폴리실리콘막(43)의 에지를 소정 부분 침투한 형태를 갖고, 또한 폴리실리콘막(43) 하부에 위치하는 초기 게이트산화막(42)보다 그 두께가 더 두껍다.
후속 공정으로, 도면에 도시되지 않았지만, LDD 영역을 형성하기 위한 저농도 불순물 이온주입을 실시하고, 게이트패턴의 양측벽에 접하는 스페이서를 형성한 후 소스/드레인영역을 형성하기 위한 고농도 불순물 이온주입을 실시한다.
그리고, 각각의 트랜지스터들을 절연시켜주기 위한 층간절연막을 형성하고, 소스, 드레인 및 게이트전극을 외부단자와 연결시켜주기 위한 금속화 공정을 실시한다.
전술한 제2 실시예 및 제3 실시예에서는 폴리실리콘막과 텅스텐막의 계면에 실리콘을 분포시킨 후 열처리 과정을 수행하여 텅스텐실리사이드막을 형성하고 있는데, 이는 폴리실리콘막과 텅스텐막의 계면에서 폴리실리콘막과 텅스텐질화막의 계면보다 더욱 쉽게 텅스텐실리사이드막을 형성하기 때문이다.
상술한 본 발명에 따르면, 텅스텐실리사이드막이 폴리실리콘막과 텅스텐막의 계면, 폴리실리콘막과 텅스텐질화막의 계면에 형성되어 있으면, 후속 재산화 공정시 이들 계면에 어떠한 산화막도 형성되지 않는다. 이는 재산화시 텅스텐실리사이드막내에 존재하던 잉여 실리콘이 게이트패턴의 측면으로 확산되어 표면으로 배출되면서 산소와 반응하여 형성된 폴리실리콘막 측면의 산화막이 더이상 산소가 게이트패턴 내부로 확산되지 않도록 방지해주는 산화방지막 역할을 수행하기 때문이다.
한편, 본 발명에서 폴리실리콘막과 텅스텐막의 계면에 실리콘을 이온주입한 후 후속 열처리 과정을 통해 텅스텐실리사이드막을 형성시키고 있는데, 예컨대 증착법 및 열처리를 통해 폴리실리콘막과 텅스텐막의 계면에 텅스텐실리사이드막을 형성시키는 경우보다 막 균일성이 우수하여 게이트전극의 특성을 향상시킨다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 폴리실리콘막과 금속막의 계면에 실리콘을 분포시킨 후 후속 선택적 재산화 및 후속 산화분위기의 열공정에서 폴리실리콘막과 금속막의 계면에 산화막 또는 반응층이 형성되는 것을 억제하므로써 반도체소자의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (6)

  1. 반도체기판상에 게이트산화막을 형성하는 단계;
    상기 게이트산화막상에 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막상에 금속막을 형성하는 단계;
    상기 폴리실리콘막과 상기 금속막의 계면에 실리콘을 분포시키는 단계;
    상기 실리콘과 상기 금속막내 금속원소를 반응시켜 상기 폴리실리콘막과 상기 금속막의 계면에 금속실리사이드막을 형성하는 단계;
    상기 금속막, 상기 금속실리사이드막과 상기 폴리실리콘막을 순차적으로 패터닝하여 게이트패턴을 형성하는 단계; 및
    상기 게이트패턴 형성후 드러난 상기 게이트산화막을 재산화시키는 단계
    를 포함함을 특징으로 하는 반도체소자의 제조 방법.
  2. 제1항에 있어서,
    상기 실리콘을 분포시키는 단계는,
    실리콘을 이온주입하되, 실리콘소스로 SiH4 또는 SiF4를 이용하고, 10keV∼500keV의 이온주입에너지와 1×1014∼1×1016atoms/cm2의 도즈로 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
  3. 제1항에 있어서,
    상기 금속실리사이드막을 형성하는 단계는,
    질소, 아르곤 또는 수소 분위기와 700℃∼1000℃의 온도에서 열처리하는 것을 특징으로 하는 반도체소자의 제조 방법.
  4. 제1항에 있어서,
    상기 금속막은, 텅스텐막, 텅스텐질화막과 텅스텐막의 적층막 또는 텅스텐막과 텅스텐질화막과 텅스텐막의 적층막 중에서 선택된 하나인 것을 특징으로 하는 반도체소자의 제조 방법.
  5. 제1항에 있어서,
    상기 금속실리사이드막은, 10Å∼200Å의 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조 방법.
  6. 제1항에 있어서,
    상기 게이트산화막을 재산화시키는 단계는, 수소부화 분위기에서 선택적으로 산화시키는 것을 특징으로 하는 반도체소자의 제조 방법.
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