KR100843230B1 - 금속층을 가지는 게이트 전극을 구비한 반도체 소자 및 그제조 방법 - Google Patents

금속층을 가지는 게이트 전극을 구비한 반도체 소자 및 그제조 방법 Download PDF

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Abstract

고유전막과 폴리실리콘막과의 사이에 금속막을 삽입한 PSMG (poly/single metal gate) 구조의 게이트 전극을 구비하는 반도체 소자 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 반도체 소자는 게이트 절연막 위에 차례로 적층된 제1 금속막, 제1 금속 실리사이드막, 및 도전성 폴리실리콘막을 가지는 게이트 전극을 포함한다. 제1 금속막과 도전성 폴리실리콘막과의 사이에 개재되는 제1 금속 실리사이드막에 의해 게이트 라인에서의 콘택 저항 특성이 향상된다. 제1 금속막과 제1 금속 실리사이드막과의 사이에 제1 배리어막이 개재될 수 있다. 본 발명에 따른 반도체 소자의 제조 방법에서는 제1 금속막, 제1 금속 실리사이드막, 및 도전성 폴리실리콘막을 가지는 게이트 전극을 형성한 후, H2 및 O2를 포함하는 분위기하에서 실온 ∼ 700 ℃의 비교적 저온으로 열처리하는 재산화 단계를 포함할 수 있다.
PSMG, 오믹, 콘택 저항, 금속 실리사이드, 배리어, 재산화, 저온

Description

금속층을 가지는 게이트 전극을 구비한 반도체 소자 및 그 제조 방법 {Semiconductor device having gate electrode including metal layer and method for manufacturing the same}
도 1a 내지 도 1h는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2는 본 발명의 바람직한 실시예에 따른 게이트 라인 패턴 구조를 가지는 반도체 소자의 계면 저항 변화를 대조예의 경우와 비교하여 평가한 결과를 나타내는 그래프이다.
도 3a, 도 3b 및 도 3c는 본 발명에 따른 반도체 소자의 제조 방법에서 재산화 공정에서의 공정 온도에 따른 효과를 관찰한 결과를 보여주는 TEM (Transmission electron microscope) 이미지이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 반도체 기판, 102: p형 채널 영역, 104: n형 채널 영역, 110: 게이트 절연막, 120: 제1 금속막, 122: 제1 배리어막, 124: 제1 금속 실리사이드막, 130: 도전성 폴리실리콘막, 142: 제2 금속 실리사이드막, 144: 제2 배리어막, 150: 제2 금속막, 162: 제1 게이트 적층 구조, 162a: 제1 게이트 라인 패턴, 164: 제2 게이트 적층 구조, 164a: 제2 게이트 라인 패턴, 172: 산화막, 174: 산화막.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 고유전막을 게이트 절연막으로 채용하는 트랜지스터의 게이트 전극이 금속막과 폴리실리콘막의 적층 구조로 이루어지는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자가 고집적화되고 MOSFET (Metal Oxide Silicon Field Effect Transistor) 피쳐 사이즈 (feature sizes)가 감소됨에 따라, 게이트 길이와 그 아래에 형성되는 채널의 길이도 작아지게 된다. 그에 따라, 게이트와 채널과의 사이에서의 커패시턴스를 증가시키고 트랜지스터의 동작 특성을 향상시키기 위하여 얇은 등가산화막 두께를 유지하면서 게이트 전극과 채널 영역간의 누설 전류를 감소시킬 수 있는 고유전상수(high-k)를 가지는 물질로 이루어지는 고유전막을 게이트 절연막으로 채용하는 소자에 관한 연구가 활발히 이루어지고 있다.
그러나, 게이트 절연막으로서 고유전막을 사용하는 MOSFET에서 게이트 전극이 폴리실리콘막으로 이루어지는 경우, 상기 폴리실리콘막과 고유전막과의 계면에 형성되는 실리케이트로 인해 한계 전압(threshold voltage, Vth)을 원하는 대로 제어하기 어려운 문제가 있다. 특히, PMOS 트랜지스터의 경우에는 고유전막으로 이루어지는 게이트 절연막 위에 폴리실리콘막으로 이루어지는 게이트 전극을 형성할 때 게이트 디플리션(depletion) 현상과, 게이트 전극으로부터 도판트(dopant)가 게이트 절연막으로 확산되는 문제가 발생되어 소자의 신뢰성이 저하되는 문제가 있다.
상기와 같은 문제를 개선하기 위한 노력으로서, 고유전막과 폴리실리콘막과의 사이에 금속막을 삽입한 PSMG (poly/single metal gate) 구조가 제안되었다. 그러나, PSMG 구조의 게이트 전극에서는 후속 공정에서 발생되는 열부담 (thermal budget)의 결과로서 금속막과 폴리실리콘막과의 계면에서 원하지 않는 절연막, 예를 들면 Si-N 결합을 가지는 절연막이 형성되어 상기 금속막과 폴리실리콘막과의 사이에 오믹콘택 (ohmic contact)이 형성되지 않아 계면 저항이 급증하게 되어 RC 지연 (resistive-capacitive delay)에 따른 문제가 발생하게 된다.
본 발명은 상기한 종래 기술에서의 문제점을 해결하고자 하는 것으로, 게이트 전극에서 금속막과 폴리실리콘막과의 사이의 계면 저항을 감소시킬 수 있는 게이트 전극 적층 구조를 가지는 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 게이트 전극에서 금속막과 폴리실리콘막과의 사이의 계면 저항을 감소시킬 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 반도체 소자는 반도체 기판상에 형성된 게이트 절연막과, 상기 게이트 절연막 위에서 상기 반도체 기판측으로부터 차례로 적층된 제1 금속막, 제1 금속 실리사이드막, 및 도전성 폴리실리콘막을 가지는 게이트 전극을 포함한다.
본 발명의 제1 양태에 따른 반도체 소자에서, 상기 게이트 전극은 상기 제1 금속막과 상기 제1 금속 실리사이드막과의 사이에 개재되어 있는 제1 배리어막을 더 포함할 수 있다.
또한, 본 발명의 제1 양태에 따른 반도체 소자에서, 상기 게이트 전극은 상기 도전성 폴리실리콘막 위에 차례로 적층된 제2 금속 실리사이드막 및 제2 금속막을 더 포함할 수 있다. 그리고, 상기 게이트 전극은 상기 제2 금속 실리사이드막과 상기 제2 금속막과의 사이에 개재되어 있는 제2 배리어막을 더 포함할 수 있다.
또한, 상기 목적을 달성하기 위하여, 본 발명의 제2 양태에 따른 반도체 소자는 반도체 기판에 형성된 제1 도전형 채널 영역과, 상기 제1 도전형 채널 영역 위에 형성된 제1 게이트 절연막과, 상기 제1 게이트 절연막 위에 차례로 적층된 제1 금속막, 제1 금속 실리사이드막 및 제1 도전성 폴리실리콘막을 가지는 제1 게이트 전극을 포함하는 제1 MOS 트랜지스터와, 상기 반도체 기판에 형성된 제2 도전형 채널 영역과, 상기 제2 도전형 채널 영역 위에 형성된 제2 게이트 절연막과, 상기 제2 게이트 절연막 위에 적층된 제2 도전성 폴리실리콘막을 가지는 제2 게이트 전극을 포함하는 제2 MOS 트랜지스터를 포함한다.
본 발명의 제2 양태에 따른 반도체 소자에서, 상기 제1 MOS 트랜지스터는 PMOS 트랜지스터이고, 상기 제2 MOS 트랜지스터는 NMOS 트랜지스터일 수 있다.
또한, 본 발명의 제2 양태에 따른 반도체 소자에서, 상기 제1 게이트 전극은 상기 제1 금속막과 상기 제1 금속 실리사이드막과의 사이에 개재되어 있는 제1 배리어막을 더 포함할 수 있다.
또한, 본 발명의 제2 양태에 따른 반도체 소자에서, 상기 제1 게이트 전극은 상기 제1 도전성 폴리실리콘막 위에 차례로 적층된 제2 금속 실리사이드막 및 제2 금속막을 더 포함할 수 있으며, 상기 제2 게이트 전극은 상기 제2 도전성 폴리실리콘막 위에 차례로 적층된 제3 금속 실리사이드막 및 제3 금속막을 더 포함할 수 있다. 또한, 상기 제1 게이트 전극은 상기 제2 금속 실리사이드막과 상기 제2 금속막과의 사이에 개재되어 있는 제2 배리어막을 더 포함할 수 있으며, 상기 제2 게이트 전극은 상기 제3 금속 실리사이드막과 상기 제3 금속막과의사이에 개재되어 있는 제3 배리어막을 더 포함할 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서는 반도체 기판상에 게이트 절연막을 형성한다. 상기 게이트 절연막 위에 제1 금속막, 제1 금속 실리사이드막, 및 도전성 폴리실리콘막을 가지는 게이트 전극을 형성한다.
본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서는 상기 게이트 전극이 형성되어 있는 상기 반도체 기판을 H2 및 O2를 포함하는 분위기하에서 실온 ∼ 700 ℃의 온도로 열처리하는 재산화 단계를 더 포함할 수 있다.
본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서, 상기 게이트 전극은 상기 제1 금속막과 상기 제1 금속 실리사이드막과의 사이에 개재되어 있는 제1 배리어막을 더 포함하도록 형성될 수 있다. 또한, 상기 게이트 전극은 상기 도전성 폴리실리콘막 위에 차례로 적층된 제2 금속 실리사이드막 및 제2 금속막을 더 포함하도록 형성될 수 있다. 또한, 상기 게이트 전극은 상기 제2 금속 실리사이드막과 상기 제2 금속막과의 사이에 개재되는 제2 배리어막을 더 포함하도록 형성될 수 있 다.
또한, 상기 다른 목적을 달성하기 위하여, 본 발명의 제2 양태에 따른 반도체 소자의 제조 방법에서는 제1 도전형 채널을 가지는 제1 MOS 영역과 제1 도전형과 반대인 제2 도전형 채널을 가지는 제2 MOS 영역을 가지는 반도체 기판을 준비한다. 상기 제1 MOS 영역 및 제2 MOS 영역에 각각 제1 게이트 절연막 및 제2 게이트 절연막을 형성한다. 상기 제1 게이트 절연막 및 제2 게이트 절연막 위에 각각 제1 게이트 적층 구조 및 제2 게이트 적층 구조를 형성한다. 상기 제1 게이트 적층 구조 및 제2 게이트 적층 구조를 형성한다. 상기 제1 게이트 절연막 및 제2 게이트 절연막 위에 각각 제1 금속막을 형성한다. 상기 제1 MOS 영역 및 제2 MOS 영역에서 상기 제1 금속막 위에 제1 금속 실리사이드막을 형성한다. 상기 제1 MOS 영역에만 상기 제1 금속막 및 제1 금속 실리사이드막이 남도록 상기 제2 MOS 영역에서 상기 제1 금속막 및 제1 금속 실리사이드막을 제거한다. 상기 제1 MOS 영역에 있는 상기 제1 금속 실리사이드막의 위와 상기 제2 MOS 영역에 있는 상기 제2 게이트 절연막 위에 각각 도전성 폴리실리콘막을 형성한다.
본 발명의 제2 양태에 따른 반도체 소자의 제조 방법에서, 상기 제1 게이트 적층 구조 및 제2 게이트 적층 구조를 형성하는 단계는 상기 도전성 폴리실리콘막 위에 제2 금속 실리사이드막을 형성하는 단계와, 상기 제2 금속 실리사이드막 위에 제2 금속막을 형성하는 단계를 더 포함할 수 있다.
또한, 본 발명의 제2 양태에 따른 반도체 소자의 제조 방법에서, 상기 제1 게이트 적층 구조 및 제2 게이트 적층 구조를 형성하는 단계는 제2 금속 실리사이드막을 형성한 후, 상기 제2 금속 실리사이드막 위에 제2 배리어막을 형성하는 단계를 더 포함할 수 있다. 이 때, 상기 제2 금속막은 상기 제2 배리어막 위에 형성된다.
본 발명의 제2 양태에 따른 반도체 소자의 제조 방법은 상기 제1 게이트 적층 구조 및 상기 제1 게이트 절연막을 차례로 패터닝하여 제1 게이트 라인 패턴을 형성하는 단계와, 상기 제2 게이트 적층 구조 및 상기 제2 게이트 절연막을 차례로 패터닝하여 제2 게이트 라인 패턴을 형성하는 단계와, 상기 제1 게이트 라인 패턴 및 제2 게이트 라인 패턴이 형성된 반도체 기판을 H2 및 O2를 포함하는 분위기하에서 실온 ∼ 700 ℃의 온도로 열처리하는 재산화 단계를 더 포함할 수 있다.
본 발명에 의하면, 게이트 라인 패턴에서 게이트 절연막 위에 형성되는 제1 금속막과 그 위에 형성되는 도전성 폴리실리콘막과의 사이에 오믹층인 제1 금속 실리사이드막이 개재됨으로써 게이트 라인 패턴에서의 콘택 저항 특성을 현저히 개선할 수 있다. 또한, 게이트 라인 패턴 형성 후 행해지는 재산화 공정시의 공정 온도를 700 ℃ 이하로 비교적 낮게 함으로써, 금속 실리사이드막의 산화로 인한 불필요한 산화물 형성을 억제함으로써 게이트 라인 패턴에서의 콘택 저항 특성을 더욱 개선할 수 있다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 1a 내지 도 1h는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100), 예를 들면 실리콘 기판을 준비한다. 상기 반도체 기판(100)은 p채널 MOS 트랜지스터가 형성될 PMOS 영역 (도면에는 “PMOS”로 표시함) 및 n채널 MOS 트랜지스터가 형성될 NMOS 영역 (도면에는 “NMOS”로 표시함)을 구비한다.
상기 반도체 기판(100)상의 PMOS 영역 및 NMOS 영역에 고유전막으로 이루어지는 게이트 절연막(110)을 형성한다.
상기 게이트 절연막(110)은 실리콘 산화막 보다 유전 상수가 높은 고유전막으로 이루어질 수 있다. 예를 들면, 상기 게이트 절연막(110)은 HfO2, Al2O3, ZrO2, Hf 실리케이트, Al 실리케이트, 및 Zr 실리케이트로 이루어지는 군에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 상기 게이트 절연막(110)은 형성하고자 하는 소자의 종류에 따라 약 0.2 ∼ 50Å 이하의 범위 내에서 적정한 두께로 형성될 수 있다.
도 1b를 참조하면, PMOS 영역 및 NMOS 영역에서 상기 게이트 절연막(110) 위에 각각 제1 금속막(120), 제1 배리어막(122), 및 제1 금속 실리사이드막(124)을 차례로 형성한다.
상기 제1 금속막(120)은 일함수가 약 4.6 eV 이상인 p형 금속으로 이루어지는 것이 바람직하다. 예를 들면, 상기 제1 금속막(120)은 텅스텐질화물(WNx), 몰리브덴질화물(MoNx), 텅스텐탄화질화물(WCxNy), RuO2, Ni, Ir 및 Pt로 이루어지는 군에 서 선택되는 어느 하나의 물질로 이루어질 수 있다. 상기 제1 금속막(120)은 구현하고자 하는 소자의 사이즈에 따라 약 1 ∼ 200Å의 범위 내에서 선택되는 다양한 두께로 형성될 수 있다.
상기 제1 배리어막(122)은 약 600 ℃ 또는 그 이상의 고온하에서도 분해되지 않는 금속 질화물로 이루어질 수 있다. 예를 들면, 상기 제1 배리어막(122)은 TiN 또는 TaN으로 이루어질 수 있다. 상기 배리어막(122)은 PVD (physical vapor deposition), CVD (chemical vapor deposition), 또는 ALD (atomic layer deposition) 공정을 이용하여 형성될 수 있으며, 약 30 ∼ 300 Å의 두께로 형성될 수 있다. 상기 배리어막(122) 형성시, 질소 원자(N)의 공급량이 금속 원자(M)의 공급량보다 더 큰 조건하에서 증착 공정을 행함으로써 상기 배리어막(122)을 화학양론에 따른 N 함량 보다 더 높은 N 함량을 가지는 N-리치 금속 질화막으로 형성할 수도 있다. 상기 배리어막(122)은 경우에 따라 생략 가능하다.
상기 제1 금속 실리사이드막(124)은 상기 제1 금속막(120)과 후속 공정에서 형성될 폴리실리콘막과의 사이에서 오믹 콘택이 이루어지도록 하기 위하여 형성하는 것으로, 예를 들면 텅스텐 실리사이드, 몰리브덴 실리사이드, 티탄 실리사이드, 탄탈 실리사이드 및 코발트 실리사이드로 이루어지는 군에서 선택되는 적어도 하나의 금속 실리사이드로 이루어질 수 있다. 상기 제1 금속 실리사이드막(124)은PVD, CVD, 또는 ALD 공정을 이용하여 형성될 수 있으며, 약 10 ∼ 200 Å의 두께로 형성될 수 있다.
도 1c를 참조하면, NMOS 영역에서 선택적으로 상기 제1 금속막(120), 제1 배 리어막(122) 및 제1 금속 실리사이드막(124)을 제거하여, PMOS 영역에만 상기 제1 금속막(120), 제1 배리어막(122) 및 제1 금속 실리사이드막(124)이 남도록 한다. 이를 위하여, NMOS 영역이 노출되도록 PMOS 영역을 덮는 포토레지스트 패턴(도시 생략)을 형성한 상태에서 NMOS 영역에서 상기 제1 금속막(120), 제1 배리어막(122) 및 제1 금속 실리사이드막(124)을 식각하여 제거하는 공정을 이용할 수 있다.
도 1d를 참조하면, PMOS 영역에 있는 상기 제1 금속 실리사이드막(124)과 상기 NMOS 영역에 있는 상기 게이트 절연막(100) 위에 각각 도전성 폴리실리콘막(130)을 형성한다. 상기 도전성 폴리실리콘막(130)은 n형 불순물, 예를 들면 인(P) 또는 비소(As)로 도핑된 폴리실리콘으로 이루어질 수 있다.
도 1e를 참조하면, PMOS 영역 및 NMOS 영역에서 각각 상기 도전성 폴리실리콘막(130) 위에 제2 금속 실리사이드막(142) 및 제2 배리어막(144)을 형성한다.
상기 제2 금속 실리사이드막(142) 및 상기 제2 배리어막(144)에 관한 보다 상세한 사항은 도 1b를 참조하여 설명한 상기 제1 금속 실리사이드막(124) 및 제1 배리어막(122)에 관한 설명을 참조한다. 상기 제2 배리어막(144)은 경우에 따라 생략 가능하다.
도 1f를 참조하면, PMOS 영역 및 NMOS 영역에서 각각 상기 제2 배리어막(144) 위에 제2 금속막(150)을 형성한다. 상기 제2 금속막(150)은 W 또는 Mo로 이루어질 수 있다. 상기 제2 금속막(150)을 형성하기 위하여 PVD, CVD, 또는 ALD 공정을 이용할 수 있다. 상기 제2 금속막(150)은 약 100 ∼ 1500 Å의 두께로 형성될 수 있다.
도 1f의 결과물에서, PMOS 영역에는 상기 게이트 절연막(110) 위에 상기 제1 금속막(120), 제1 배리어막(122), 제1 금속 실리사이드막(124), 도전성 폴리실리콘막(130), 제2 금속 실리사이드막(142), 제2 배리어막(144) 및 제2 금속막(150)이 차례로 적층된 제1 게이트 적층 구조(162)가 얻어진다. 그리고, NMOS 영역에는 상기 게이트 절연막(110) 위에 상기 도전성 폴리실리콘막(130), 제2 금속 실리사이드막(142), 제2 배리어막(144) 및 제2 금속막(150)이 차례로 적층된 제2 게이트 적층 구조(164)가 얻어진다.
도 1g를 참조하면, PMOS 영역 및 NMOS 영역에서 상기 게이트 절연막(110)과 상기 제1 게이트 적층 구조(162) 및 제2 게이트 적층 구조(164)를 각각 패터닝한다. 그 결과, PMOS 영역에는 PMOS 트랜지스터를 구성하는 제1 게이트 라인 패턴(162a)이 상기 반도체 기판(100)의 p형 채널 영역(102) 위에 형성되고, NMOS 영역에는 NMOS 트랜지스터를 구성하는 제2 게이트 라인 패턴(164a)이 상기 반도체 기판(100)의 n형 채널 영역(104) 위에 형성된다.
여기서, PMOS 영역에 형성된 상기 제1 게이트 라인 패턴(162a)은 상기 게이트 절연막(110) 위에 상기 제1 금속막(120), 제1 배리어막(122), 제1 금속 실리사이드막(124), 도전성 폴리실리콘막(130), 제2 금속 실리사이드막(142), 제2 배리어막(144) 및 제2 금속막(150)이 차례로 적층된 구조를 가지고, NMOS 영역에 형성된 상기 제2 게이트 라인 패턴(164a)은 게이트 절연막(110) 위에 상기 도전성 폴리실리콘막(130), 제2 금속 실리사이드막(142), 제2 배리어막(144) 및 제2 금속막(150)이 차례로 적층된 구조를 가진다. 이와 같이, 채널 타입에 따라 서로 다른 게이트 적층 구조를 가지는 이종의 메탈 게이트 구조를 채용함으로써 PMOS 트랜지스터 및 NMOS 트랜지스터에서 각각 서로 다른 일함수를 가지는 게이트 전극을 구비한 CMOS 트랜지스터를 얻을 수 있다.
도 1h를 참조하면, 상기 제1 게이트 라인 패턴(162a) 및 제2 게이트 라인 패턴(164a)이 형성된 반도체 기판(100)을 H2 및 O2를 포함하는 분위기하에서 실온 ∼ 700 ℃의 온도로 열처리하는 재산화 공정을 행한다. 상기 재산화 단계는 H2 및 O2가 각각 2 ∼ 50의 범위 내에서 선택되는 H2/O2 유량비로 공급되는 분위기하에서 행해질 수 있다. 그 결과, 상기 도전성 폴리실리콘막(130)의 측벽 및 반도체 기판(100)의 노출 표면에 산화막(172, 174)이 형성되면서 상기 제1 게이트 라인 패턴(162a) 및 제2 게이트 라인 패턴(164a) 형성을 위한 식각시 상기 반도체 기판(100)의 표면 손상이 큐어링된다.
상기 재산화 공정을 행하는 데 있어서, 예를 들면 H2, O2 및 Ar 가스를 상기 반도체 기판(100)상에 공급하여 플라즈마 파워에 의해 산소 라디칼(O*) 및 수산화 라디칼(OH*) 등을 생성시켜 상기 도전성 폴리실리콘막(130)의 측벽 및 반도체 기판(100)의 노출 표면을 산화시킬 수 있다. 상기 재산화 공정시의 공정 온도를 700 ℃ 이하의 비교적 낮게 함으로써, 상기 제1 배리어막(122)과 상기 제1 금속 실리사이드막(124)과의 사이, 그리고 상기 제2 금속 실리사이드막(142)과 상기 제2 배리어막(144)과의 사이에서 금속 실리사이드막의 산화에 의해 SiOx와 같은 불필요한 산화물이 형성되는 것을 방지할 수 있다. 이와 같이, 상기 제1 배리어막(122)과 상 기 제1 금속 실리사이드막(124)과의 사이, 그리고 상기 제2 금속 실리사이드막(142)과 상기 제2 배리어막(144)과의 사이에 불필요한 산화물이 형성되는 것을 방지함으로써 상기 제1 게이트 라인 패턴(162a) 및 제2 게이트 라인 패턴(164a)에서의 계면 저항을 줄일 수 있다.
또한, 도 1h에 예시된 결과물에서, 상기 제1 게이트 라인 패턴(162a)에는 상기 제1 금속막(120)과 상기 도전성 폴리실리콘막(130)과의 사이에 상기 제1 금속 실리사이드막(124)이 개재되어 있다. 따라서, PMOS 영역에서 상기 제1 금속막(120)을 구성하는 금속 질화물이 후속의 열부담으로 인해 금속과 질소 원자로 분해되는 경우에도 상기 분해된 질소 원자가 상기 도전성 폴리실리콘막(130)의 Si 원자와 반응하여 원하지 않는 Si-N 결합을 가지는 절연막이 형성될 염려가 없다. 따라서, 상기 제1 게이트 라인 패턴(162a)에서의 콘택 저항이 향상될 수 있다.
도 2는 본 발명의 바람직한 실시예에 따른 게이트 라인 패턴 구조를 가지는 반도체 소자의 계면 저항 변화를 대조예의 경우와 비교하여 평가한 결과를 나타내는 그래프이다.
도 2에서, 본 발명에 따른 게이트 라인 패턴 구조를 가지는 반도체 소자에서의 계면 저항 변화를 평가하기 위하여, 반도체 기판측으로부터 게이트 절연막 위에 WN막(50 Å 두께)과, 오믹층 역할을 하는 텅스텐 실리사이드막(50 Å 두께)과, 도전성 폴리실리콘막을 포함하는 구조의 게이트 라인 패턴("WN/Ohmic/Poly-Si"으로 표시함)을 형성하고, 이 구조에 대하여 상기 WN막과 상기 도전성 폴리실리콘막과의 사이의 계면에서의 콘택 저항 변화를 측정하여 나타낸 결과(●)가 나타나 있다.
또한, 도 2에는 대조예로서 상기 WN막과 도전성 폴리실리콘막과의 사이에 텅스텐 실리사이드막을 형성하는 것을 생략하고 나머지 구조는 본 발명의 경우와 동일하게 한 게이트 라인 패턴("WN/Poly-Si"으로 표시함)을 형성하고, 이 구조에 대하여 상기 WN막과 상기 도전성 폴리실리콘막과의 사이의 계면에서의 콘택 저항 변화를 측정하여 나타낸 결과(○)가 나타나 있다.
도 2의 결과로부터 알 수 있는 바와 같이, WN막과 도전성 폴리실리콘막과의 사이에 텅스텐 실리사이드막으로 이루어지는 오믹층을 형성함으로써 계면에서의 콘택 저항 특성이 향상되는 것을 알 수 있다.
도 3a, 도 3b 및 도 3c는 본 발명에 따른 반도체 소자의 제조 방법에서 도 1h를 참조하여 설명한 재산화 공정에서의 공정 온도에 따른 효과를 관찰한 결과를 보여주는 TEM (Transmission electron microscope) 이미지이다.
보다 구체적으로 설명하면, 도 1h에 예시된 바와 같은 제1 금속막(120), 제1 배리어막(122), 제1 금속 실리사이드막(124), 및 도전성 폴리실리콘막(130)에 각각 대응하는 p형 금속막인 WN막, TiN 배리어막, 오믹층인 텅스텐 실리사이드막, 및 n형 불순물로 도핑된 폴리실리콘막을 포함하는 게이트 적층 구조를 형성하였다. 도 3a는 상기 게이트 적층 구조의 증착 직후의 단면 형상을 나타낸다. 도 3b는 상기 게이트 적층 구조에 대하여 도 1h를 참조하여 설명한 바와 같은 재산화 공정을 850 ℃의 온도하에서 행한 후 얻어진 단면 형상을 나타낸다. 도 3c는 상기 게이트 적층 구조에 대하여 도 1h를 참조하여 설명한 바와 같은 재산화 공정을 600 ℃의 온도하에서 행한 후 얻어진 단면 형상을 나타낸다.
도 3b의 결과로부터 알 수 있는 바와 같이, 재산화 공정을 비교적 고온인 850 ℃의 공정 온도하에서 행한 경우에는 오믹층인 텅스텐 실리사이드막이 산화되어 p형 금속막인 WN막과 폴리실리콘막과의 사이에 원하지 않는 산화막(SiOx)이 형성되어 콘택 저항이 증가하게 된다. 반면, 도 3c의 경우와 같이 재산화 공정을 비교적 저온인 600 ℃로 한 경우에는 오믹층의 산화가 억제되어 WN막과 폴리실리콘막과의 사이에 산화막이 형성되지 않은 것을 확인할 수 있다.
본 발명에 따른 반도체 소자는 게이트 라인 패턴, 특히 PMOS 트랜지스터를 구성하는 게이트 라인 패턴에서 게이트 절연막 위에 형성되는 제1 금속막과 그 위에 형성되는 도전성 폴리실리콘막과의 사이에 오믹층인 제1 금속 실리사이드막이 개재된다. 따라서, PMOS 영역에서 제1 금속막을 구성하는 금속 질화물이 후속의 열부담으로 인해 금속과 질소 원자로 분해되는 경우에도 상기 분해된 질소 원자가 상기 도전성 폴리실리콘막의 Si 원자와 반응하여 원하지 않는 Si-N 결합을 가지는 절연막이 형성될 염려가 없다. 따라서, 게이트 라인 패턴에서의 콘택 저항이 향상될 수 있다. 또한, 상기 제1 금속막과 오믹층인 제1 금속 실리사이드막과의 사이에 제1 배리어막이 개재됨으로써 제1 금속막 위에 Si-N 결합이 형성되는 것을 더욱 효과적으로 방지할 수 있다. 또한, 본 발명에 따른 반도체 소자에서, PMOS 영역 및 NMOS 영역 각각의 게이트 라인 패턴에서 도전성 폴리실리콘막과 그 위에 형성되는 제2 금속막과의 사이에 제2 금속 실리사이드막 및 제2 배리어막을 형성함으로써 얻 어지는 효과는 PMOS 영역에서 상기 제1 금속 실리사이드막 및 제1 배리어막을 형성함으로써 얻어지는 상기 설명한 바와 같은 효과와 같다. 따라서, 본 발명에 따른 반도체 소자에서는 게이트 라인 패턴에서의 콘택 저항 특성을 현저히 개선할 수 있다.
또한, 본 발명의 반도체 소자 제조 방법에 따르면, 게이트 라인 패턴 형성 후 행해지는 재산화 공정시의 공정 온도를 700 ℃ 이하로 비교적 낮게 함으로써, 금속 실리사이드막의 산화로 인한 불필요한 산화물 형성을 억제할 수 있다. 따라서, 본 발명에 따른 반도체 소자의 제조 방법에 의해 게이트 라인 패턴에서의 콘택 저항 특성을 더욱 개선할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (54)

  1. 반도체 기판상에 형성된 게이트 절연막과,
    상기 게이트 절연막 위에서 상기 반도체 기판측으로부터 차례로 적층된 제1 금속막, 제1 금속 실리사이드막, 및 도전성 폴리실리콘막을 가지는 게이트 전극을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 금속막은 텅스텐질화물(WNx), 몰리브덴질화물(MoNx), 텅스텐탄화질화물(WCxNy), RuO2, Ni, Ir 및 Pt로 이루어지는 군에서 선택되는 어느 하나의 물질로 이루어지는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 금속 실리사이드막은 텅스텐 실리사이드, 몰리브덴 실리사이드, 티탄 실리사이드, 탄탈 실리사이드 및 코발트 실리사이드로 이루어지는 군에서 선택되는 적어도 하나의 금속 실리사이드로 이루어지는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 게이트 절연막은 HfO2, Al2O3, ZrO2, Hf 실리케이트, Al 실리케이트, 및 Zr 실리케이트로 이루어지는 군에서 선택되는 적어도 하나의 물질로 이루어지는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 게이트 전극은 상기 제1 금속막과 상기 제1 금속 실리사이드막과의 사이에 개재되어 있는 제1 배리어막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서,
    상기 제1 배리어막은 금속 질화물로 이루어지는 것을 특징으로 하는 반도체 소자.
  7. 제5항에 있어서,
    상기 제1 배리어막은 TiN 또는 TaN으로 이루어지는 것을 특징으로 하는 반도체 소자.
  8. 제1항에 있어서,
    상기 게이트 전극은 상기 도전성 폴리실리콘막 위에 차례로 적층된 제2 금속 실리사이드막 및 제2 금속막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제8항에 있어서,
    상기 게이트 전극은 상기 제2 금속 실리사이드막과 상기 제2 금속막과의 사이에 개재되어 있는 제2 배리어막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제8항에 있어서,
    상기 제2 금속 실리사이드막은 텅스텐 실리사이드, 몰리브덴 실리사이드, 티탄 실리사이드, 탄탈 실리사이드 및 코발트 실리사이드로 이루어지는 군에서 선택되는 적어도 하나의 금속 실리사이드로 이루어지는 것을 특징으로 하는 반도체 소자.
  11. 제8항에 있어서,
    상기 제2 금속막은 W 또는 Mo로 이루어지는 것을 특징으로 하는 반도체 소자.
  12. 제9항에 있어서,
    상기 제2 배리어막은 TiN 또는 TaN으로 이루어지는 것을 특징으로 하는 반도체 소자.
  13. 반도체 기판에 형성된 제1 도전형 채널 영역과, 상기 제1 도전형 채널 영역 위에 형성된 제1 게이트 절연막과, 상기 제1 게이트 절연막 위에 차례로 적층된 제1 금속막, 제1 금속 실리사이드막 및 제1 도전성 폴리실리콘막을 가지는 제1 게이트 전극을 포함하는 제1 MOS 트랜지스터와,
    상기 반도체 기판에 형성된 제2 도전형 채널 영역과, 상기 제2 도전형 채널 영역 위에 형성된 제2 게이트 절연막과, 상기 제2 게이트 절연막 위에 적층된 제2 도전성 폴리실리콘막을 가지는 제2 게이트 전극을 포함하는 제2 MOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 소자.
  14. 제13항에 있어서,
    상기 제1 MOS 트랜지스터는 PMOS 트랜지스터이고, 상기 제2 MOS 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 소자.
  15. 제13항에 있어서,
    상기 제1 게이트 절연막 및 제2 게이트 절연막은 상호 동일한 구조를 가지는 것을 특징으로 하는 반도체 소자.
  16. 제13항에 있어서,
    상기 제1 게이트 절연막 및 제2 게이트 절연막은 각각 HfO2, Al2O3, ZrO2, Hf 실리케이트, Al 실리케이트, 및 Zr 실리케이트로 이루어지는 군에서 선택되는 적어 도 하나의 물질로 이루어지는 것을 특징으로 하는 반도체 소자.
  17. 제14항에 있어서,
    상기 제1 금속막은 텅스텐질화물(WNx), 몰리브덴질화물(MoNx), 텅스텐탄화질화물(WCxNy), RuO2, Ni, Ir 및 Pt로 이루어지는 군에서 선택되는 어느 하나의 물질로 이루어지는 것을 특징으로 하는 반도체 소자.
  18. 제14항에 있어서,
    상기 제1 금속 실리사이드막은 텅스텐 실리사이드, 몰리브덴 실리사이드, 티탄 실리사이드, 탄탈 실리사이드 및 코발트 실리사이드로 이루어지는 군에서 선택되는 적어도 하나의 금속 실리사이드로 이루어지는 것을 특징으로 하는 반도체 소자.
  19. 제13항에 있어서,
    상기 제1 게이트 전극은 상기 제1 금속막과 상기 제1 금속 실리사이드막과의 사이에 개재되어 있는 제1 배리어막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  20. 제19항에 있어서,
    상기 제1 배리어막은 TiN 또는 TaN으로 이루어지는 것을 특징으로 하는 반도체 소자.
  21. 제13항에 있어서,
    상기 제1 게이트 전극은 상기 제1 도전성 폴리실리콘막 위에 차례로 적층된 제2 금속 실리사이드막 및 제2 금속막을 더 포함하고,
    상기 제2 게이트 전극은 상기 제2 도전성 폴리실리콘막 위에 차례로 적층된 제3 금속 실리사이드막 및 제3 금속막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  22. 제21항에 있어서,
    상기 제1 게이트 전극은 상기 제2 금속 실리사이드막과 상기 제2 금속막과의 사이에 개재되어 있는 제2 배리어막을 더 포함하고,
    상기 제2 게이트 전극은 상기 제3 금속 실리사이드막과 상기 제3 금속막과의사이에 개재되어 있는 제3 배리어막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  23. 제21항에 있어서,
    상기 제2 금속 실리사이드막 및 제3 금속 실리사이드막은 각각 텅스텐 실리사이드, 몰리브덴 실리사이드, 티탄 실리사이드, 탄탈 실리사이드 및 코발트 실리 사이드로 이루어지는 군에서 선택되는 적어도 하나의 금속 실리사이드로 이루어지는 것을 특징으로 하는 반도체 소자.
  24. 제21항에 있어서,
    상기 제2 금속막 및 제3 금속막은 각각 W 또는 Mo로 이루어지는 것을 특징으로 하는 반도체 소자.
  25. 제22항에 있어서,
    상기 제2 배리어막 및 제3 배리어막은 각각 TiN 또는 TaN으로 이루어지는 것을 특징으로 하는 반도체 소자.
  26. 반도체 기판상에 게이트 절연막을 형성하는 단계와,
    상기 게이트 절연막 위에 제1 금속막, 제1 금속 실리사이드막, 및 도전성 폴리실리콘막을 가지는 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  27. 제26항에 있어서,
    상기 제1 금속막은 텅스텐질화물(WNx), 몰리브덴질화물(MoNx), 텅스텐탄화질화물(WCxNy), RuO2, Ni, Ir 및 Pt로 이루어지는 군에서 선택되는 어느 하나의 물질 로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  28. 제26항에 있어서,
    상기 제1 금속 실리사이드막은 텅스텐 실리사이드, 몰리브덴 실리사이드, 티탄 실리사이드, 탄탈 실리사이드 및 코발트 실리사이드로 이루어지는 군에서 선택되는 적어도 하나의 금속 실리사이드로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  29. 제26항에 있어서,
    상기 게이트 절연막은 HfO2, Al2O3, ZrO2, Hf 실리케이트, Al 실리케이트, 및 Zr 실리케이트로 이루어지는 군에서 선택되는 적어도 하나의 물질로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  30. 제26항에 있어서,
    상기 게이트 전극이 형성되어 있는 상기 반도체 기판을 H2 및 O2를 포함하는 분위기하에서 열처리하는 재산화 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  31. 제30항에 있어서,
    상기 재산화 단계는 H2의 유량과 O2의 유량의 비 (H2의 유량/O2의 유량)가 각각 2 ∼ 50의 범위 내에서 선택되는 H2/O2 유량비로 공급되는 분위기하에서 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  32. 제26항에 있어서,
    상기 게이트 전극은 상기 제1 금속막과 상기 제1 금속 실리사이드막과의 사이에 개재되어 있는 제1 배리어막을 더 포함하도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  33. 제32항에 있어서,
    상기 제1 배리어막은 금속 질화물로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  34. 제33항에 있어서,
    상기 제1 배리어막은 TiN 또는 TaN으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  35. 제33항에 있어서,
    상기 제1 배리어막은 30 ∼ 300 Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  36. 제26항에 있어서,
    상기 게이트 전극은 상기 도전성 폴리실리콘막 위에 차례로 적층된 제2 금속 실리사이드막 및 제2 금속막을 더 포함하도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  37. 제36항에 있어서,
    상기 게이트 전극은 상기 제2 금속 실리사이드막과 상기 제2 금속막과의 사이에 개재되는 제2 배리어막을 더 포함하도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  38. 제36항에 있어서,
    상기 제2 금속 실리사이드막은 텅스텐 실리사이드, 몰리브덴 실리사이드, 티탄 실리사이드, 탄탈 실리사이드 및 코발트 실리사이드로 이루어지는 군에서 선택되는 적어도 하나의 금속 실리사이드로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  39. 제36항에 있어서,
    상기 제2 금속막은 W 또는 Mo로 이루어지는 것을 특징으로 하는 반도체 소 자의 제조 방법.
  40. 제37항에 있어서,
    상기 제2 배리어막은 TiN 또는 TaN으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  41. 제1 도전형 채널을 가지는 제1 MOS 영역과 제1 도전형과 반대인 제2 도전형 채널을 가지는 제2 MOS 영역을 가지는 반도체 기판을 준비하는 단계와,
    상기 제1 MOS 영역 및 제2 MOS 영역에 각각 제1 게이트 절연막 및 제2 게이트 절연막을 형성하는 단계와,
    상기 제1 게이트 절연막 및 제2 게이트 절연막 위에 각각 제1 게이트 적층 구조 및 제2 게이트 적층 구조를 형성하는 단계를 포함하고,
    상기 제1 게이트 적층 구조 및 제2 게이트 적층 구조를 형성하는 단계는
    상기 제1 게이트 절연막 및 제2 게이트 절연막 위에 각각 제1 금속막을 형성하는 단계와,
    상기 제1 MOS 영역 및 제2 MOS 영역에서 상기 제1 금속막 위에 제1 금속 실리사이드막을 형성하는 단계와,
    상기 제1 MOS 영역에만 상기 제1 금속막 및 제1 금속 실리사이드막이 남도록 상기 제2 MOS 영역에서 상기 제1 금속막 및 제1 금속 실리사이드막을 제거하는 단계와,
    상기 제1 MOS 영역에 있는 상기 제1 금속 실리사이드막의 위와 상기 제2 MOS 영역에 있는 상기 제2 게이트 절연막 위에 각각 도전성 폴리실리콘막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  42. 제41항에 있어서,
    상기 제1 MOS 영역은 PMOS 영역이고, 상기 제2 MOS 영역은 NMOS 영역인 것을 특징으로 하는 반도체 소자의 제조 방법.
  43. 제41항에 있어서,
    상기 제1 게이트 절연막 및 제2 게이트 절연막은 각각 HfO2, Al2O3, ZrO2, Hf 실리케이트, Al 실리케이트, 및 Zr 실리케이트로 이루어지는 군에서 선택되는 적어도 하나의 물질로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  44. 제41항에 있어서,
    상기 제1 금속막은 텅스텐질화물(WNx), 몰리브덴질화물(MoNx), 텅스텐탄화질화물(WCxNy), RuO2, Ni, Ir 및 Pt로 이루어지는 군에서 선택되는 어느 하나의 물질로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  45. 제41항에 있어서,
    상기 제1 금속 실리사이드막은 텅스텐 실리사이드, 몰리브덴 실리사이드, 티탄 실리사이드, 탄탈 실리사이드 및 코발트 실리사이드로 이루어지는 군에서 선택되는 적어도 하나의 금속 실리사이드로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  46. 제41항에 있어서,
    상기 제1 게이트 적층 구조 및 제2 게이트 적층 구조를 형성하는 단계는 상기 제1 금속막을 형성한 후 상기 제1 금속막 위에 제1 배리어막을 형성하는 단계를 더 포함하고,
    상기 제1 금속 실리사이드막은 상기 제1 배리어막 위에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  47. 제46항에 있어서,
    상기 제1 배리어막은 TiN 또는 TaN으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  48. 제41항에 있어서,
    상기 제1 게이트 적층 구조 및 제2 게이트 적층 구조를 형성하는 단계는
    상기 도전성 폴리실리콘막 위에 제2 금속 실리사이드막을 형성하는 단계와,
    상기 제2 금속 실리사이드막 위에 제2 금속막을 형성하는 단계를 더 포함하 는 것을 특징으로 하는 반도체 소자의 제조 방법.
  49. 제48항에 있어서,
    상기 제2 금속 실리사이드막은 텅스텐 실리사이드, 몰리브덴 실리사이드, 티탄 실리사이드, 탄탈 실리사이드 및 코발트 실리사이드로 이루어지는 군에서 선택되는 적어도 하나의 금속 실리사이드로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  50. 제48항에 있어서,
    상기 제2 금속막은 W 또는 Mo로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  51. 제48항에 있어서,
    상기 제1 게이트 적층 구조 및 제2 게이트 적층 구조를 형성하는 단계는 제2 금속 실리사이드막을 형성한 후, 상기 제2 금속 실리사이드막 위에 제2 배리어막을 형성하는 단계를 더 포함하고,
    상기 제2 금속막은 상기 제2 배리어막 위에 형성되는 것을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  52. 제51항에 있어서,
    상기 제2 배리어막은 TiN 또는 TaN으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  53. 제41항에 있어서,
    상기 제1 게이트 적층 구조 및 상기 제1 게이트 절연막을 차례로 패터닝하여 제1 게이트 라인 패턴을 형성하는 단계와,
    상기 제2 게이트 적층 구조 및 상기 제2 게이트 절연막을 차례로 패터닝하여 제2 게이트 라인 패턴을 형성하는 단계와,
    상기 제1 게이트 라인 패턴 및 제2 게이트 라인 패턴이 형성된 반도체 기판을 H2 및 O2를 포함하는 분위기하에서 열처리하는 재산화 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  54. 제53항에 있어서,
    상기 재산화 단계는 H2의 유량과 O2의 유량의 비 (H2의 유량/O2의 유량)가 각각 2 ∼ 50의 범위 내에서 선택되는 H2/O2 유량비로 공급되는 분위기하에서 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
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