KR100729367B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법을 제공한다. 이 방법은 반도체기판 상에 게이트 절연막 및 금속막을 차례로 형성한 후, 금속막과 게이트 절연막의 계면에 금속성 잔류물이 잔존하도록 금속막을 식각하는 단계를 포함한다. 이후, 금속성 잔류물이 형성된 게이트 절연막 상에 다결정 실리콘막을 형성한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor Device And Methods Of Fabricating The Same}
도 1은 다결정 실리콘 게이트 공핍의 현상(the effect of polysilicon-gate depletion)을 설명하기 위한 그래프이다.
도 2는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 순서도이다.
도 3 내지 도 6은 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 7a 내지 도 7c는 본 발명에 따른 반도체 장치의 제조 방법에서 금속성 잔류물을 형성 단계를 설명하기 위한 평면도들이다.
도 8 및 도 9는 본 발명에 따른 반도체 장치의 게이트 구조들의 전기적 특성을 보여주는 그래프들이다.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
최근에 사용되는 고집적화된 반도체 장치들의 대부분은 모오스펫(Metal Oxide Silicon Field Effect Transistor; MOSFET)을 능동 소자(active device)로 이용한다. 상기 모오스펫은 반도체기판에 형성되는 한 쌍의 소오스/드레인 전극들, 채널 영역(즉, 상기 소오스/드레인 전극들 사이의 반도체기판) 상에 차례로 적층되는 게이트 절연막 및 게이트 전극으로 구성된다. 이때, 상기 채널 영역의 전기적 저항은 상기 게이트 전극에 인가되는 전압에 의해 조절될 수 있다. 즉, 상기 게이트 전극에 인가되는 전압(이하, 게이트 전압)이 문턱 전압(threshold voltage, Vth) 이상이면 상기 채널 영역에는 상기 소오스/드레인 전극들을 전기적으로 연결하는 채널(channel)이 형성되고, 상기 게이트 전압이 상기 문턱 전압 이하이면 상기 소오스/드레인 전극들은 전기적으로 단절(disconnect)된다. 이처럼 게이트 전압에 의해 상기 채널의 전기적 저항이 제어될 수 있기 때문에, 상기 모오스펫은 반도체장치의 논리 회로 또는 스위치 소자 등을 구성하기 위해 주로 사용된다.
한편, 상기 모오스펫은 상기 채널 영역의 도전형에 따라 엔모오스펫(NMOS-FET)와 피모오스펫(PMOS-FET)으로 구분된다. 상기 NMOS-FET은 전자를 다수 전하(majority carrier)로 사용하기 때문에, 정공(hole)을 다수 전하로 이용하는 상기 PMOS-FET에 비해 빠른 동작 속도를 갖는다. 하지만, 동작 전압 및 소비 전력을 줄이기 위해, 최근의 반도체 장치들의 대부분은 상기 NMOS-FET 및 상기 PMOS-FET을 함께 구비하는 씨모오스형(CMOS type; Complementary Metal Oxide Silicon type)이다.
종래의 씨모오스형 반도체 장치들의 대부분은, 불순물(dopant)의 종류 또는 농도(concentration)를 조절함으로써 그 일함수(work function)를 원하는 크기로 조절하는 것이 용이하기 때문에, 게이트 전극을 위한 물질로 도핑된 다결정 실리콘(doped polysilicon)을 사용하고 있다. 하지만, 반도체장치의 집적도가 증가함에 따라 더욱 분명하게 나타나는 게이트 공핍 현상(gate depletion) 때문에, 종래의 다결정 실리콘 게이트 모오스펫(conventional polysilicon gate MOSFET)은 고집적화된 반도체 장치에서는 더 이상 적합하지 않다. 보다 구체적으로, 상기 게이트 전극으로 다결정 실리콘이 사용되면, 상기 채널 영역을 턴온시키기 위해 인가되는 게이트 전압은 상기 다결정 실리콘 내에 공핍 영역(depletion region)을 생성시킨다. 상기 공핍 영역은 모오스 커패시터에 직렬 연결된 부가적 커패시터로서 작용하기 때문에, 모오스펫의 총 커패시턴스(total capacitance)를 감소시키는 원인이 된다. 그 결과, 도 1에 도시된 것처럼, 게이트 전압이 증가함에 따라 NMOS-FET의 커패시턴스-전압 그래프(C-V plot)는 변형된 모양을 갖게 된다.
이러한 게이트 공핍 현상을 극복하기 위해, 금속막을 게이트 전극으로 사용하는 금속 게이트 모오스펫이 제안되었다. 하지만, 금속 게이트 모오스펫의 경우, 상기 금속막의 금속성 이온들은 상기 게이트 절연막의 특성을 열화시키는 원인일 수 있으며, (일함수의 조절이 용이한 상기 다결정 실리콘과 달리) 상기 금속막의 일함수는 용이하게 조절될 수 없다. 특히, NMOS-FET의 게이트 일함수는 대략 4.1eV이고, PMOS-FET의 게이트 일함수는 대략 5.2eV인 것이 바람직한데, 이러한 일함수 특성을 갖는 씨모오스형 반도체 장치를 제조하기 위해서는, NMOS-FET 및 PMOS-FET의 게이트 전극은 서로 다른 금속들로 형성돼야 한다. 이에 더하여, 대부분의 금속 들은 실리콘에 비해 낮은 용융점(melting point)을 갖기 때문에, 후속 공정 단계들에서의 공정 온도는 상기 게이트 전극으로 사용되는 금속의 용융점보다 낮아야 한다. 결과적으로, 이에 따라, 금속 게이트 모오스펫은 다결정실리콘 게이트 모오스펫에 비해 제조 공정이 복잡하며, 공정 온도와 관련된 기술적 제약을 갖는다.
결론적으로, 종래 기술들에서 제안된, 금속 게이트 모오스펫 및 다결정실리콘 게이트 모오스펫은 상술한 기술적 단점을 각각 갖기 때문에, NMOS-FET 및 PMOS-FET의 게이트 전극들의 일함수를 용이하게 조절하면서 동시에 게이트 공핍 현상을 최소화하기에는 부적합하다.
본 발명이 이루고자 하는 일 기술적 과제는 일함수의 조절이 용이한 다결정 실리콘을 게이트 전극을 위한 물질로 사용하면서 동시에 다결정 실리콘의 공핍 현상을 억제할 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 일함수의 조절이 용이한 다결정 실리콘을 게이트 전극을 위한 물질로 사용하면서 동시에 다결정 실리콘의 공핍 현상을 억제할 수 있는 반도체 장치를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 게이트 절연막 상에 금속막을 형성한 후, 이를 식각하여 게이트 절연막 상에 금속성 잔류물을 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다. 이 방법은 반도체기판 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 금속막을 형성한 후, 상기 금속 막과 상기 게이트 절연막의 계면에 금속성 잔류물(metallic residue)이 잔존하도록 상기 금속막을 식각하는 단계를 포함한다. 이후, 상기 금속성 잔류물이 형성된 상기 게이트 절연막 상에 다결정 실리콘막을 형성한다.
본 발명에 따르면, 상기 금속막을 식각하는 단계는, 상기 금속성 잔류물이 상기 게이트 절연막의 상부면 면적의 1% 내지 100%를 덮도록 실시될 수 있다. 예를 들면, 상기 금속막을 식각하는 단계는, 상기 금속성 잔류물이 서로 이격되어 상기 게이트 절연막의 상부면을 노출시키는 섬들을 형성하도록, 실시될 수 있다.
본 발명의 일 실시예에 따르면, 상기 금속막을 식각하기 전에, 상기 금속막을 열처리하여 상기 금속막과 상기 게이트 절연막의 계면에, 상기 금속막과 다른 화학적 조성을 갖는 계면 금속막을 형성하는 단계를 더 실시할 수 있다. 이 경우, 상기 계면 금속막은 상기 열처리 단계에서의 상기 금속막과 상기 게이트 절연막의 반응을 통해 형성될 수 있다.
또한, 본 발명에 따르면, 상기 반도체기판은 엔모오스 영역 및 피모오스 영역을 포함하되, 상기 다결정 실리콘막을 형성하는 단계는 상기 엔모오스 영역 및 상기 피모오스 영역에 각각 서로 다른 제 1 불순물 및 제 2 불순물을 주입하는 단계를 포함할 수 있다. 이 경우, 상기 엔모오스 영역에 주입되는 제 1 불순물의 농도는 상기 피모오스 영역에 주입되는 제 2 불순물의 농도와 다르다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 게이트 절연막과 다결정 실리콘 게이트 전극 사이에 개재되는 금속성 잔류물을 포함하는 반도체 장치를 제공한다. 이 반도체 장치는 엔모오스 영역 및 피모오 영역을 포함하는 반도체기판, 상기 엔모오스 영역 및 피모오 영역에서 상기 반도체기판의 상부에 배치되는 다결정 실리콘 전극들, 상기 다결정 실리콘 전극과 상기 반도체기판 사이에 배치되는 게이트 절연막, 및 상기 게이트 절연막과 상기 다결정 실리콘 전극 사이에 배치되는 금속성 잔류물(metallic residue)을 구비한다.
본 발명에 따르면, 상기 금속성 잔류물은 상기 게이트 절연막의 상부면 면적의 1% 내지 100%를 덮을 수 있다. 예를 들면, 상기 금속성 잔류물은 서로 이격되어 상기 게이트 절연막의 상부면을 노출시키는 섬들을 형성한다. 또한, 본 발명에 따르면, 상기 엔모오스 영역에 형성되는 다결정 실리콘 전극은, 불순물의 종류 및 농도에서, 상기 피모오스 영역에 형성되는 다결정 실리콘 전극과 서로 다르다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다 양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 2는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 순서도이다. 도 3 내지 도 6은 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 2 및 도 3을 참조하면, 반도체기판(100) 상에 게이트 절연막(110)을 형성한 후(S10), 상기 게이트 절연막(110) 상에 게이트 금속막(120)을 차례로 형성한다(S20).
상기 반도체기판(100)은 반도체 특성을 갖는 물질(예를 들면, 단결정 실리콘)로 형성되고, 엔모오스 영역과 피모오스 영역을 구비한다. 상기 반도체기판(100)의 엔모오스 영역에는 피형 불순물들(p-type dopants)을 포함하는 피웰(p-well)이 형성되고, 상기 반도체기판(100)의 피모오스 영역에는 엔형 불순물들(n-type dopants)을 포함하는 엔웰(n-well)이 형성된다.
본 발명에 따르면, 상기 게이트 절연막(110)은 실리콘 산화막(SiO2) 또는 고 유전 절연막들(high-k dielectrics)로 형성될 수 있다. 이때, 상기 고유전 절연막은 실리콘 산화질화막(SiON), 하프늄 산화막(HfO2), 하프늄 실리콘산화막(HfSiO), 하프늄 실리콘 산화질화막(HfSiON), 하프늄 산화질화막(HfON), 하프늄 알루미늄 산화막(HfAlO), 하프늄 란탄 산화막(HfLaO) 및 란탄 산화막(La2O3) 등일 수 있다. 상기 게이트 절연막(110)은 화학 기상 증착(chemical vapor deposition, CVD) 또는 원자층 증착(atomic layer deposition, ALD) 중의 한가지 방법을 사용하여 형성될 수 있다.
상기 게이트 금속막(120)은 알려진 다양한 금속성 물질들(metallic materials) 중의 한가지로 형성될 수 있다. 예를 들면, 상기 게이트 금속막(120)은 TaN, WN, TiN, Ta, W, Ti, Ru, HfN, HfSiN, TiSiN, TaSiN 및 HfAlN 중의 한가지일 수 있으며, 물리적 기상 증착(physical vapor deposition, PVD), 화학적 기상 증착(CVD) 및 원자층 증착(ALD) 중의 한가지 방법으로 형성될 수 있다. 상기 게이트 금속막(120)은 대략 10Å 내지 500Å의 두께로 형성될 수 있다.
도 2 및 도 4를 참조하면, 상기 게이트 절연막(110)과 상기 게이트 금속막(120)의 계면(interface)에 금속성 잔류물(125)이 잔존하도록, 상기 게이트 금속막(125)을 선택적으로 식각한다(S40).
보다 구체적으로, 상기 금속성 잔류물(125)을 형성하는 단계는 상기 게이트 절연막(110)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 게이트 금속막(120)을 식각하는 단계를 포함하며, 상기 금속성 잔류물(125)의 잔존을 보장하기 위해, 이 단계는 공정 시간을 조절하는 방법 또는 식각중단점을 검출하는 방법 등이 사용될 수 있다. 상기 식각 중단점의 검출(detection of endpoint)은 상기 식각 단계에서 상기 게이트 절연막(110)이 노출될 때 수반되는 식각 부산물의 조성 변화를 모니터링하는 방법을 통해 달성될 수 있다.
한편, 상기 게이트 금속막(120)이 상기 게이트 절연막(110) 상에 형성될 경우, 이들의 계면에서는 이들의 반응에 의해 계면 금속막(도시하지 않음)이 형성될 수 있다. 상기 계면 금속막은 상기 게이트 금속막(120)과 상기 게이트 절연막(110)의 반응에 의해 형성된 결과물이기 때문에, (그 상부에 배치된) 상기 게이트 금속막(120)과는 화학적 조성이 다를 수 있다. 예를 들면, 상기 게이트 금속막(120)이 TaN이고 상기 게이트 절연막(110)이 실리콘 산화막인 경우, 상기 계면 금속막은 TaON, TaSiN 또는 TaSiON일 수 있다. 본 발명에 따르면, 상기 금속성 잔류물(125)을 형성하는 단계는, 선택적 식각을 위해, 상기 계면 금속막과 그 상부의 게이트 금속막(120) 사이의 이러한 화학적 조성에서의 차이를 이용할 수 있다. 이 경우, 상기 금속성 잔류물(125)은 상기 게이트 금속막(120) 또는 상기 계면 금속막으로 이루어질 수 있다.
본 발명의 일 실시예에 따르면, 도 2에 도시된 것처럼, 상기 게이트 금속막(120)을 식각하기 전에, 상기 게이트 금속막(120)이 형성된 결과물을 열처리할 수 있다(S30). 상기 열처리 단계(S30)는 대략 100℃ 내지 1000℃의 온도에서 대략 1분 내지 10분 동안 실시될 수 있다. 상기 열처리 단계(S30)는 상기 게이트 금속막(120)과 상기 게이트 절연막(110)의 반응을 활성화시키지만, 이러한 반응은, 상 술한 것처럼, 상기 열처리 단계를 실시하지 않는 경우에도 일어날 수 있다. 이런 점에서, 상술한 것처럼, 상기 열처리 단계를 실시하지 않는 실시예도 가능하다.
본 발명에 따르면, 상기 금속성 잔류물(125)은 상기 게이트 절연막(110)의 상부면 면적의 1% 내지 100%를 덮도록 형성된다. 도 7a 내지 도 7c는 상기 금속성 잔류물(125)을 형성 단계를 보다 상세하게 설명하기 위한 평면도들이다.
본 발명의 일 실시예에 따르면, 상기 금속성 잔류물(125)은, 도 7a에 도시된 것처럼, 서로 이격되어 상기 게이트 절연막(110)의 상부면을 노출시키는 섬들(island)을 형성할 수 있다. 이 경우, 상기 금속성 잔류물(125)은 대략 상기 게이트 절연막(110)의 상부면 면적의 1% 내지 60%를 덮도록 형성된다.
본 발명의 다른 실시예에 따르면, 상기 금속성 잔류물(125)은, 도 7b에 도시된 것처럼, 상기 게이트 절연막(110)의 상부면 전체를 덮도록 형성될 수 있다. 이 경우, 상기 금속성 잔류물(125)은 대략 2Å 내지 10Å의 두께를 갖도록 형성되는 것이 바람직하며, 대략 상기 게이트 절연막(110)의 상부면 면적의 100%를 덮도록 형성된다. 이때, 본 발명에서의 금속성 잔류물(125)은 상기 게이트 금속막(120)의 식각 공정을 통해 형성된다는 점에서 종래의 기술들과 차이를 갖는다.
본 발명의 또다른 실시예에 따르면, 상기 금속성 잔류물(125)은, 도 7c에 도시된 것처럼, 상기 게이트 절연막(110)의 상부면을 노출시키는 개구부들(88)을 갖도록 형성된다. 즉, 도 7a를 참조하여 설명한 실시예와 달리, 이 실시예에서는 상기 금속성 잔류물(125)이 섬 모양의 개구부들(88)을 정의한다. 이 경우, 상기 금속성 잔류물(125)은 대략 상기 게이트 절연막(110)의 상부면 면적의 30% 내지 90%를 덮도록 형성된다.
다시, 도 2 및 도 5를 참조하면, 상기 금속성 잔류물(125)이 형성된 결과물 상에, 다결정 실리콘막(130)을 형성한다(S50). 상기 다결정 실리콘막(130)은 시레인(silane, SiH4) 또는 다이시레인(disilane, Si2H6)을 공정 가스로 사용하는 화학기상증착 기술을 통해 형성될 수 있다. 본 발명에 따르면, 상기 다결정 실리콘막(130)을 형성하는 단계는 상기 다결정 실리콘막(130)에 불순물들을 주입하는 단계를 포함한다. 상기 불순물의 주입은 이온 주입 기술(ion implantation) 또는 인-시튜 도핑 기술(in-situ doping method)에 의해 이루어질 수 있다.
본 발명의 일 실시예에 따르면, 상기 엔모오스 영역 및 상기 피모오스 영역에서 상기 다결정 실리콘막(130)에 주입되는 불순물은 그 종류 및 농도에서 서로 다를 수 있다. 이때, 상기 다결정 실리콘막의 도전형 및 일함수는 상기 불순물의 종류 및 농도에 의해 결정된다.
도 2 및 도 6을 참조하면, 상기 다결정 실리콘막(130)을 패터닝하여, 게이트 전극(135)을 형성한다(S60).
본 발명의 일 실시예에 따르면, 상기 다결정 실리콘막(130)을 패터닝하기 전에, 상기 다결정 실리콘막(130) 상에 상부 도전막(140)을 더 형성할 수도 있다. 상기 상부 도전막(140)은 텅스텐 실리사이드 또는 코발트 실리사이드와 같은 금속 실리사이드 또는 텅스텐과 같은 금속으로 형성될 수 있다.
상기 게이트 전극(135)을 형성한 후, 상기 게이트 전극(135)을 마스크로 사 용하여 상기 반도체기판(100) 내에 불순물 영역들(150)을 형성할 수 있다. 상기 불순물 영역들은 모오스펫의 소오스/드레인 전극들로 사용된다. 본 발명에 따르면, 상기 불순물 영역들(150)은 상기 엔모오스 영역 및 상기 피모오스 영역에서 서로 다른 도전형을 갖는다. 즉, 상기 엔모오스 영역에 형성되는 불순물 영역의 도전형은 엔형이고, 상기 피모오스 영역에 형성되는 불순물 영역의 도전형은 피형이다.
본 발명에 따르면, 다결정 실리콘으로 이루어진 게이트 전극(135)이 상기 게이트 절연막(110) 상에 배치된다. 상술한 것처럼, 상기 엔모오스 영역 및 상기 피모오스 영역에서 상기 다결정 실리콘막(130)에 주입되는 불순물은 그 종류 및 농도에서 서로 다르게 조절할 수 있다. 이에 따라, NMOS-FET 및 PMOS-FET의 게이트 전극들은 도전형 및 일함수와 관련된 기술적 요구를 용이하게 충족시킬 수 있다.
이에 더하여, 본 발명에 따르면, 상기 게이트 전극(135)과 상기 게이트 절연막(110) 사이에는 상기 금속성 잔류물(125)이 개재된다. 특히, 상기 금속성 잔류물(125)은, 앞서 도 7a 내지 도 7c를 참조하여 설명한 것처럼, 상기 게이트 절연막(110)의 상부면 면적의 1% 내지 100%를 덮을 수 있다. 이러한 금속성 잔류물(125)의 존재는 다결정 실리콘으로 이루어지는 게이트 전극(135)의 공핍 현상을 억제시킨다. 본 발명의 이러한 공핍 현상의 억제 효과는 모오스 커패시턴스를 측정한 도 8의 커패시턴스-전압 곡선(C-V plot)에 의해 확인될 수 있다.
구체적으로, 도 8을 참조하면, n+ 다결정 실리콘을 게이트 전극으로 사용하는 경우, 도 1에서와 같은 게이트 공핍 현상이 나타났다. 이에 비해, 탄탈륨 질화막(TaN)을 게이트 전극으로 사용하는 경우, 그래프의 곡선은 탄탈륨 질화막(TaN)과 n+ 다결정 실리콘 사이의 일함수 차이에 의해 이동하였지만, 상기 게이트 공핍 현상은 현저히 개선되었다.
이와 달리, 앞서 설명한 방법을 통해 제작된 본 발명에 따른 모오스펫(도 6 참조)의 커패시턴스-전압 곡선은 n+ 다결정 실리콘을 게이트 전극으로 사용하는 경우의 그것과 유사하지만, 상기 게이트 공핍 현상은 탄탈륨 질화막(TaN)을 게이트 전극으로 사용하는 경우와 유사한 수준으로 개선되었다. 이러한 게이트 공핍 현상의 개선은, 도 9에 도시한 것처럼, 소자의 전류-전압 특성의 개선을 가져왔다.
도 9를 참조하면, 본 발명에 따른 모오스펫의 포화 전류(saturation current)는 n+ 다결정 실리콘을 게이트 전극으로 사용하는 모오스펫의 그것에 비해 대략 30 내지 40% 가량의 증가를 가져왔다. 실험에 사용된 모오스펫의 구조적 차이는 상기 게이트 절연막(110)과 상기 게이트 전극(135) 사이에 개재된 상기 금속성 잔류물(125)의 존재 유무일 뿐이다. 이런 점에서, 이러한 포화 전류의 증가는 도 8에서 설명한 게이트 공핍 현상의 개선으로부터 얻어진 결과임을 알 수 있다.
본 발명에 따르면, 게이트 절연막 상에 게이트 금속막을 형성한 후, 상기 게이트 절연막 상에 금속성 잔류물이 잔존하도록 상기 게이트 금속막을 식각한다. 이어서, 상기 금속성 잔류물이 형성된 게이트 절연막 상에, 게이트 전극으로 사용되는 다결정 실리콘막을 형성한다. 이처럼 다결정 실리콘을 게이트 전극으로 사용함으로써, 엔모오스펫 및 피모오스펫의 게이트 전극들은 각각 최적화된 일함수를 갖도록 제작될 수 있고, 상기 금속성 잔류물은 다결정 실리콘 전극에서 공핍 영역이 형성되는 것을 억제시킨다. 그 결과, 도 9를 참조하여 설명한 것처럼, 본 발명에 따른 모오스펫은 개선된 전기적 특성을 가질 수 있다.

Claims (18)

  1. 반도체기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 금속막을 형성하는 단계;
    상기 금속막과 상기 게이트 절연막의 계면에 금속성 잔류물(metallic residue)이 잔존하도록, 상기 금속막을 식각하는 단계; 및
    상기 금속성 잔류물이 형성된 상기 게이트 절연막 상에 다결정 실리콘막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 금속막을 식각하는 단계는, 상기 금속성 잔류물이 상기 게이트 절연막의 상부면 면적의 1% 내지 100%를 덮도록 실시되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 금속막을 식각하는 단계는, 상기 금속성 잔류물이 서로 이격되어 상기 게이트 절연막의 상부면을 노출시키는 섬들을 형성하도록, 실시되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 금속막을 식각하는 단계는, 상기 금속성 잔류물이 상기 게이트 절연막의 상부면을 노출시키는 복수개의 개구부들을 갖도록, 실시되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 금속막을 식각하는 단계는, 상기 금속성 잔류물이 2Å 내지 10Å의 두께로 상기 게이트 절연막의 상부면을 덮도록, 실시되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 금속막을 식각하기 전에, 상기 금속막을 열처리하여 상기 금속막과 상기 게이트 절연막의 계면에, 상기 금속막과 다른 화학적 조성을 갖는 계면 금속막을 형성하는 단계를 더 포함하되,
    상기 계면 금속막은 상기 열처리 단계에서의 상기 금속막과 상기 게이트 절연막의 반응을 통해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 금속막을 형성하는 단계는 물리적 기상 증착, 화학적 기상 증착 및 원자층 증착 중의 한가지 방법을 사용하여 TaN, WN, TiN, Ta, W, Ti, Ru, HfN, HfSiN, TiSiN, TaSiN 및 HfAlN 중의 한가지를 증착하는 단계를 포함하는 반도체 장 치의 제조 방법.
  8. 제 1 항에 있어서,
    상기 반도체기판은 엔모오스 영역 및 피모오스 영역을 포함하되,
    상기 다결정 실리콘막을 형성하는 단계는 상기 엔모오스 영역 및 상기 피모오스 영역에 각각 서로 다른 제 1 불순물 및 제 2 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 엔모오스 영역에 주입되는 제 1 불순물의 농도는 상기 피모오스 영역에 주입되는 제 2 불순물의 농도와 다른 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 1 항에 있어서,
    상기 다결정 실리콘막을 형성한 후,
    상기 다결정 실리콘막 상에 상부 도전막을 형성하는 단계;
    상기 상부 도전막 및 상기 다결정 실리콘막을 패터닝하여 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극 양측의 반도체기판에 소오스/드레인 영역을 형성하는 단계를 더 포함하되,
    상기 상부 도전막은 실리사이드막들 및 상부 금속막들 중의 한가지로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 엔모오스 영역 및 피모오 영역을 포함하는 반도체기판;
    상기 엔모오스 영역 및 피모오 영역에서, 상기 반도체기판의 상부에 배치되는 다결정 실리콘 전극들;
    상기 다결정 실리콘 전극과 상기 반도체기판 사이에 배치되는 게이트 절연막; 및
    상기 게이트 절연막과 상기 다결정 실리콘 전극 사이에 배치되는 금속성 잔류물(metallic residue)을 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 금속성 잔류물은 상기 게이트 절연막의 상부면 면적의 1% 내지 100%를 덮는 것을 특징으로 하는 반도체 장치.
  13. 제 11 항에 있어서,
    상기 금속성 잔류물은 서로 이격되어 상기 게이트 절연막의 상부면을 노출시키는 섬들을 형성하는 것을 특징으로 하는 반도체 장치.
  14. 제 11 항에 있어서,
    상기 금속성 잔류물은 상기 게이트 절연막의 상부면을 노출시키는 복수개의 개구부들을 갖는 것을 특징으로 하는 반도체 장치.
  15. 제 11 항에 있어서,
    상기 금속성 잔류물은 2Å 내지 10Å의 두께로 상기 게이트 절연막의 상부면을 덮는 것을 특징으로 하는 반도체 장치.
  16. 제 11 항에 있어서,
    상기 금속성 잔류물은 TaN, WN, TiN, Ta, W, Ti, Ru, HfN, HfSiN, TiSiN, TaSiN 및 HfAlN 중의 한가지로 형성되는 것을 특징으로 하는 반도체 장치.
  17. 제 11 항에 있어서,
    상기 금속성 잔류물은 TaN, WN, TiN, Ta, W, Ti, Ru, HfN, HfSiN, TiSiN, TaSiN 및 HfAlN 중의 한가지가 상기 게이트 절연막과 반응한 결과물인 것을 특징으로 하는 반도체 장치.
  18. 제 11 항에 있어서,
    상기 엔모오스 영역에 형성되는 다결정 실리콘 전극은, 불순물의 종류 및 농도에서, 상기 피모오스 영역에 형성되는 다결정 실리콘 전극과 서로 다른 것을 특징으로 하는 반도체 장치.
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