KR20130015444A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

비휘발성 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

비휘발성 메모리 장치의 제조 방법이 제공된다. 비휘발성 메모리 장치의 제조 방법은, 반도체 기판 상에 제1 층간 절연막, 제1 희생막, 제2 층간 절연막, 및 제2 희생막을 순차적으로 적층하고, 제1 및 제2 층간 절연막과 제1 및 제2 희생막을 식각하여 반도체 기판의 상면 일부를 노출시키는 제1 관통부를 형성하고, 제1 관통부 내의 노출된 반도체 기판의 상면 상에 에피택셜 성장을 통해 에피층을 형성하고, 제1 관통부 내에 저항 변화막 및 에피층과 접촉하는 제1 전극을 형성하고, 제1 희생막을 제거하여 에피층의 측면 일부를 노출시키고, 노출된 에피층의 측면 내부에 절연막을 형성하고, 노출된 에피층의 측면 상에 제2 전극을 형성하는 것을 포함한다.

Description

비휘발성 메모리 장치 및 그 제조 방법{Non-volatile memory device and method for fabricating the device}
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 실리콘(Si), 게르마늄(Ge), 비화 갈륨(GaAs), 인화인듐(InP) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등을 포함한다.
비휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 비휘발성 메모리 장치는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리 장치, 저항 메모리 장치(예를 들어, PRAM(Phase-change RAM), FRAM(Ferroelectric RAM), RRAM(Resistive RAM)) 등을 포함한다.
최근 메모리의 집적도가 향상되어 감에 따라 집적도 향상을 위해 수직(vertical) 적층형 비휘발성 메모리 장치에 관한 연구가 활발하게 진행되고 있다. 이러한 수직 적층형 비휘발성 메모리 장치를 구동하기 위해서는, 메모리 셀을 일정 단위(예를 들어, 페이지 또는 섹션)별로 제어하는 트랜지스터가 필요하다. 하지만, 수직(vertical) 적층형 비휘발성 메모리 장치의 구조 상, 배선과 트랜지스터를 신뢰성 있게 연결하면서 장치 내에 트랜지스터를 형성하는 것이 쉽지 않아 이에 대한 연구가 계속되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 메모리 셀을 일정 단위 별로 제어하는 트랜지스터를 포함하는 비휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 메모리 셀을 일정 단위 별로 제어하는 트랜지스터를 포함하는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 반도체 기판 상에 제1 층간 절연막, 제1 희생막, 제2 층간 절연막, 및 제2 희생막을 순차적으로 적층하고, 제1 및 제2 층간 절연막과 제1 및 제2 희생막을 식각하여 반도체 기판의 상면 일부를 노출시키는 제1 관통부를 형성하고, 제1 관통부 내의 노출된 반도체 기판의 상면 상에 에피택셜 성장을 통해 에피층을 형성하고, 제1 관통부 내에 저항 변화막 및 에피층과 접촉하는 제1 전극을 형성하고, 제1 희생막을 제거하여 에피층의 측면 일부를 노출시키고, 노출된 에피층의 측면 내부에 절연막을 형성하고, 노출된 에피층의 측면 상에 제2 전극을 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 반도체 기판 상에 제1 층간 절연막, 제1 희생막, 제2 층간 절연막, 및 제2 희생막을 순차적으로 적층하고, 제1 및 제2 층간 절연막과 제1 및 제2 희생막을 식각하여 반도체 기판의 상면 일부를 노출시키는 제1 관통부를 형성하고, 노출된 반도체 기판의 상면 상에 선택 에피택셜 성장을 통해 에피층을 형성하고, 제1 관통부의 내측벽과 에피층의 상면을 따라 제1 전극 및 제3 희생막을 순차적으로 형성하고, 제1 전극 및 제3 희생막을 식각하여 에피층의 상면 일부를 노출시키는 제2 관통부를 형성하고, 제2 관통부 내에 에피층과 접촉하는 제2 전극을 형성하고, 제1 희생막을 제거하여 에피층의 측면 일부를 노출시키고, 노출된 에피층의 측면 내부에 절연막을 형성하고, 제1 층간 절연막의 상면, 노출된 에피층의 측면, 및 제2 층간 절연막의 하면을 따라 저항 변화막을 형성하고, 저항 변화막 상에 제3 전극을 형성하는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 반도체 기판 상에 서로 이격되고 순차적으로 적층된 제1 내지 제3 층간 절연막, 제1 층간 절연막과 제2 층간 절연막 사이에 형성된 제1 전극, 제2 층간 절연막과 제3 층간 절연막 사이에 형성된 제2 전극, 제1 내지 제3 층간 절연막과 제1 및 제2 전극을 관통하도록 형성된 관통부, 관통부 내의 반도체 기판 상에 제1 전극과 접촉하며 형성된 에피층, 및 관통부 내의 에피층 상에 형성된 저항 변화막 및 제3 전극을 포함하되, 에피층 내부에는 제1 전극과 접촉하는 절연막이 형성되고, 저항 변화막은 상기 제2 전극과 접촉하고, 제3 전극은 상기 에피층과 접촉한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는, 반도체 기판 상에 서로 이격되고 순차적으로 적층된 제1 내지 제3 층간 절연막, 제1 내지 제3 층간 절연막을 관통하도록 형성된 관통부, 관통부 내의 상기 반도체 기판 상에 형성된 에피층, 관통부 내의 에피층 상에 형성된 제1 전극, 제1 층간 절연막의 상면, 에피층의 측면 및 제2 층간 절연막의 하면을 따라 형성된 제1 저항 변화막, 제2 층간 절연막의 상면, 제1 전극의 측면 및 제3 층간 절연막의 하면을 따라 형성된 제2 저항 변화막, 제1 저항 변화막 상에 형성된 제2 전극, 및 제2 저항 변화막 상에 형성된 제3 전극을 포함하되, 에피층 내부에는 제1 저항 변화막과 접촉하는 절연막이 형성된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개념도이다.
도 2는 도 1의 메모리 블록을 설명하기 위한 사시도이다.
도 3은 도 2의 I - I'를 따라 절단한 단면도이다.
도 4는 도 3의 A 영역을 자세히 도시한 확대도이다.
도 5는 도 4에 도시된 트랜지스터에 대한 회로도이다.
도 6 내지 도 14는 본 발명의 일 실시예 및 그 변형 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 15는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 16은 도 15의 B 영역을 자세히 도시한 확대도이다.
도 17 내지 도 22는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 23은 본 발명의 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 24는 도 23의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 25는 도 24를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하 도 1 내지 도 5를 참조하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개념도이다. 도 2는 도 1의 메모리 블록을 설명하기 위한 사시도이다. 도 3은 도 2의 I - I'를 따라 절단한 단면도이다. 도 4는 도 3의 A 영역을 자세히 도시한 확대도이다. 도 5는 도 4에 도시된 트랜지스터에 대한 회로도이다.
본 명세서에서는 비휘발성 메모리 장치로, 저항 변화막의 저항 변화를 이용하여 데이터를 저장하는 저항성 메모리 장치(RRAM)를 예로 들어 설명하나, 본 발명이 이에 제한되는 것은 아니다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(1)의 메모리 셀 어레이는, 다수의 메모리 블록(BLK1~BLKn 단, n은 자연수)를 포함할 수 있다. 각 메모리 블록(BLK1~BLKn)은 제1 내지 제3 방향(D1, D2, D3)으로 연장될 수 있다. 제1 내지 제3 방향(D1, D2, D3)은 도시된 것과 같이, 서로 교차하는 방향이고, 서로 다른 방향일 수 있다. 예를 들어, 제1 내지 제3 방향(D1, D2, D3)은 서로 직각으로 교차하는 방향일 수 있으나, 이에 한정되는 것은 아니다.
도 2 내지 도 4를 참조하면, 메모리 블록(BLKi, 단, 1 ≤ i ≤ n, i는 자연수)은 반도체 기판(111) 상에 형성된 다수의 층간 절연막(112), 다수의 제1 및 제2 전극(143, 147), 다수의 제3 전극(211~291, 212~292, 213~293), 다수의 저항 변화막(141)을 포함할 수 있다.
다수의 층간 절연막(112)은 반도체 기판(111) 상에 제2 방향(D2)으로 서로 이격되어 순차적으로 적층될 수 있다. 그리고 도 2에 도시한 것과 같이, 다수의 층간 절연막(112) 각각은 제1 방향(D1)으로 연장된 형태로 형성될 수 있다.
다수의 제1 및 제2 전극(143, 147)은 제2 방향(D2)으로 연장된 형태로 형성될 수 있다. 구체적으로, 다수의 제1 및 제2 전극(143, 147)은 다수의 층간 절연막(112)을 관통하도록 형성된 관통부(도 7의 121) 내에 형성되되, 에피층(130) 상에 필러(pillar) 형태로 배치될 수 있다. 이러한 다수의 제1 및 제2 전극(143, 147)은 적층된 다수의 층간 절연막(112)과 다수의 제3 전극(211~291, 212~292, 213~293)을 관통하고, 비트 라인 컨택(320)과 접촉하는 형태로 형성될 수 있다.
제3 방향(D3)으로 배열된 다수의 제1 및 제2 전극(143, 147)은 비트라인(331~333)에 의해서 서로 전기적으로 연결될 수 있다. 즉, 제3 방향(D3)으로 배열된 다수의 제1 및 제2 전극(143, 147)은 비트라인(331~333)을 서로 공유할 수 있다.
도 2 및 도 3에 도시된 것과 같이, 다수의 제1 및 제2 전극(143, 147)은 제1 방향(D1) 및 제3 방향(D3)으로 서로 이격되어 배열될 수 있다. 즉, 다수의 제1 및 제2 전극(143, 147)은 매트릭스 형태로 배열될 수 있다. 도면에서는, 다수의 제1 및 제2 전극(143, 147)이 3 × 3으로 배열된 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다.
관통부(도 7의 121) 내의 다수의 제1 및 제2 전극(143, 147) 하부 및 반도체 기판(111) 상부에는 에피층(130)이 형성될 수 있다. 구체적으로, 에피층(130)은 관통부(도 7의 121) 내에 형성되되, 반도체 기판(111)에 형성된 제1 트렌치(123) 및 그 상부에 형성될 수 있다.
이러한 에피층(130)의 상면은 제3 전극(211, 212, 213)의 상면보다 높게 형성될 수 있다. 그리고, 에피층(130)의 상면은 제3 전극(221, 222, 223)의 하면보다 낮게 형성될 수 있다.
비록, 도면에는 에피층(130)의 상면이 제3 전극(211, 212, 213)의 상면보다 높게 형성되고, 제3 전극(221, 222, 223)의 하면보다 낮게 형성된 것만 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 필요에 따라, 에피층(130)의 상면은 제3 전극(221, 222, 223)의 상면보다 높게 형성되고, 제3 전극(231, 232, 233)의 하면보다 낮게 형성될 수도 있다.
에피층(130)은 선택 에피택셜 성장(SEG; Selective Epitaxial Growth)을 통해 반도체 기판(111) 상에 형성될 수 있다. 이러한 에피층(130)의 예로, Si 에피층, Ge 에피층, C 에피층, SiGe 에피층, SiC 에피층 등을 들 수 있으나, 본 발명이 본 예시에 제한되는 것은 아니다. 한편, 에피층(130)은 도시된 것과 같이 제1 전극(143)과는 미접촉하고, 제2 전극(147)과는 접촉하는 형태로 형성될 수 있다.
다수의 제3 전극(211~291, 212~292, 213~293)은 제1 방향(D1)으로 연장되어 형성될 수 있다. 구체적으로, 다수의 제3 전극(211~291, 212~292, 213~293)은 적층된 다수의 층간 절연막(112) 사이에 각각 형성되되, 다수의 제1 및 제2 전극(143, 147) 및 에피층(130)과 교차되도록 형성될 수 있다.
다수의 제3 전극(211, 212, 213)과 접촉하는 에피층(130)의 내부에는 절연막(134)이 형성될 수 있다. 이러한 절연막(134)은 예를 들어, 산화막일 수 있다. 구체적으로, 절연막(134)은 예를 들어, 에피층(130)을 열산화(heat oxidation)시켜 형성된 산화막일 수 있다. 더욱 구체적으로, 절연막(134)은 예를 들어, Si 에피층(130)을 열산화시켜 형성된 실리콘 산화막(SiO2)일 수 있다.
한편, 제2 방향(D2)으로 배열된 다수의 제3 전극(221~291, 222~292, 223~293)은 다수의 제1 및 제2 전극(143, 147)과 저항 변화막(141)을 서로 공유할 수 있다.
제3 방향(D3)으로 배열된 다수의 제1 및 제2 전극(143, 147) 사이의 다수의 층간 절연막(112) 내에 분리 트렌치(T)가 형성될 수 있다. 이러한, 분리 트렌치(T)에 의해 노출되는 다수의 제3 전극(211~291, 212~292, 213~293)의 측면과 다수의 층간 절연막(112)의 측면은 서로 정렬되게 형성될 수 있다.
이러한 다수의 제1 내지 제3 전극(143, 147, 211~291, 212~292, 213~293) 중 적어도 어느 하나는 메탈(metal)로 이루어질 수 있다. 예를 들어, 다수의 제1 및 제2 전극(143, 147)은 Ru, RuOx, Ti/TiN, Zr/TiN, NiSix, TiN, Wn, W, Al, Cu 또는 이들의 합금일 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 또한, 다수의 제3 전극(211~291, 212~292, 213~293)은 Ti/TiN, Ta/TiN, W, Pt, Pd, Rh, Ru, Ir 또는 이들의 합금일 수 있으나, 역시 본 발명이 이에 제한되는 것은 아니다.
한편, 비록 도시하지는 않았으나 다수의 제1 내지 제3 전극(143, 147, 211~291, 212~292, 213~293) 중 적어도 어느 하나는, 도전막(미도시)과 확산 방지막(미도시)의 이중 구조로 이루어질 수 있다. 구체적으로, 다수의 제1 내지 제3 전극(143, 147, 211~291, 212~292, 213~293) 중 적어도 어느 하나는 도전 물질로 이루어진 도전막(미도시)과 이러한 도전 물질을 확산을 방지하는 확산 방지막(미도시)의 이중 구조로 이루어질 수 있다.
저항 변화막(141)은 다수의 제1 및 제2 전극(143, 147)과 다수의 제3 전극(211~291, 212~292, 213~293) 사이에 각각 배치될 수 있다. 저항 변화막(141)은 다수의 제1 전극(143)의 측면을 따라 다수의 제1 전극(143)과 제2 방향(D2)으로 나란하게 형성될 수 있다.
이러한 저항 변화막(141)은 예를 들어, TMO(Transition Metal Oxide) 일 수 있다. 구체적으로, TMO는 HfOx, TiOx, TaOx, ZnO, Ti2O, Nb2O5, ZrO2, NiO 일 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 한편, 도면에는 저항 변화막(141)이 단일막인 것이 도시되어 있으나, 저항 변화막(141)은 필요에 따라 얼마든지 이중막, 삼중막 등 다중막 구조로 형성될 수 있다. 또한, 필요에 따라, 저항 변화막(141)과 다수의 층간 절연막(112) 또는, 저항 변화막(141)과 다수의 제3 전극(211~291, 212~292, 213~293) 사이에는 산화막(미도시)(예를 들어, SiO2)이 추가적으로 형성될 수도 있다.
제1 및 제2 전극(143, 147)과 제3 전극(211~291, 212~292, 213~293)이 교차하는 영역에서, 비휘발성 메모리 셀(TS1)이 정의될 수 있다. 그리고, 반도체 기판(111) 상에 형성된 에피층(130)과 제3 전극(211~291, 212~292, 213~293)이 교차하는 영역에서, 그 상부의 비휘발성 메모리 셀들을 제어할 수 있는 트랜지스터가 정의될 수 있다. 여기서, 이러한 트랜지스터는 예를 들어, 그 상부의 비휘발성 메모리 셀들에 반도체 기판(111)으로부터 인가된 접지 전압의 인가 여부를 제어하는 접지 전압 선택 트랜지스터(GST; Ground voltage Selection Transistor)일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
구체적으로 도 4 및 도 5를 참조하면, 에피층(130)은 트랜지스터(GST)의 바디 역할하게 되고, 에피층(130)과 접촉하는 제3 전극(211)은 트랜지스터(GST)의 게이트 전극 역할을 하게 된다. 또한, 에피층(130)과 제3 전극(211)이 접촉하는 접촉면에 형성된 절연막(134)은 트랜지스터(GST)의 게이트 절연막의 역할을 하게 된다.
여기서, 반도체 기판(111)에 예를 들어, 접지 전압이 인가된다고 가정하자. 먼저, 제3 전극(211)에 문턱 전압(threshold voltage) 보다 높은 전압이 인가된다면, 에피층(130) 내에 채널이 형성되게 된다. 이에 의해, 반도체 기판(111)에 인가된 접지 전압은 제2 전극(147) 또는 제1 전극(143)으로 전달되게 되고, 이는 제2 전극(147) 또는 제1 전극(143)을 공유하는 비휘발성 메모리셀(TS1)들에 전달되게 된다.
이와 반대로, 제3 전극(211)에 문턱 전압 보다 낮은 전압이 인가된다면, 에피층(130) 내에는 채널이 형성되지 않게 된다. 따라서, 반도체 기판(111)에 인가된 접지 전압은 제2 전극(147) 또는 제1 전극(143)으로 전달되지 못하게 되고, 따라서 제2 전극(147) 또는 제1 전극(143)을 공유하는 비휘발성 메모리셀(TS1)들에도 전달되지 않게 된다.
종합하면, 에피층(130), 제3 전극(211, 212) 및 절연막(134)은, 반도체 기판(111)으로부터 인가된 접지 전압을 그 상부에 배치된 비휘발성 메모리 셀(TS1)들에 전달할지 여부를 제어하는 트랜지스터(GST)의 역할을 하게된다. 즉, 본 발명의 일 실시예에 따른 비휘발성 반도체 장치(1)는 수직 적층형 구조에서 배선(예를 들어, 반도체 기판(111) 및, 제2 전극(147) 또는 제1 전극(143))과 신뢰성 있게 연결되면서, 비휘발성 메모리 셀(TS1)을 일정 단위(예를 들어, 페이지 또는 섹션)별로 제어하는 트랜지스터(GST)를 포함할 수 있게 된다.
이러한 본 발명의 일 실시예에 따른 비휘발성 반도체 장치(1)는 다양한 제조 방법을 통해 제조하는 것이 가능하다. 이하 그 일 예로, 도 6 내지 도 14를 참조하여, 본 발명의 일 실시예 및 그 변형 실시예에 따른 비휘발성 메모리 장치의 제조 방법에 대해 설명한다.
도 6 내지 도 14는 본 발명의 일 실시예 및 그 변형 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
먼저 도 6을 참조하면, 반도체 기판(111) 상에 다층의 층간 절연막(112)과 다층의 제1 희생막(199)을 교대로 적층한다. 여기서, 제1 희생막(199)과 층간 절연막(112)은 식각율이 서로 다른 물질일 수 있다. 예를 들어, 제1 희생막(199)은 질화막이고, 층간 절연막(112)은 산화막일 수 있다.
다음 도 7을 참조하면, 다층의 층간 절연막(112)과 다층의 제1 희생막(199)을 식각하여 반도체 기판(111)의 상면 일부를 노출시키는 제1 관통부(121)를 형성한다. 이 때, 반도체 기판(111)은 오버 에치(over etch)되어 반도체 기판(111)에는 제1 트렌치(123)이 형성될 수 있다.
다음 도 8을 참조하면, 노출된 반도체 기판(111)의 상면 상(예를 들어, 제1 트렌치(123) 및 그 상부)에 에피택셜 성장을 통해 에피층(130)을 형성한다. 본 실시예에서, 에피층(130)은 선택 에피택셜 성장(SEG; Selective Epitaxial Growth)을 통해 헝성될 수 있다. 따라서, 에피층(130)이 예를 들어, Si 에피층일 경우, 에피층(130)의 결정은 반도체 기판(111)의 상면으로부터 성장되고, 층간 절연막(112)이나 제1 희생막(199)의 측면으로부터는 성장되지 않을 수 있다.
이렇게 형성된 에피층(130)의 상면(P)은 반도체 기판(111)에 가장 인접한 제1 희생막(199)의 상면(Q)보다는 높게 형성되고, 반도체 기판(111)으로부터 그 다음 인접한 제1 희생막(199)의 하면(R)보다는 낮게 형성될 수 있다.
다음 도 9를 참조하면, 제1 관통부(도 8의 121)의 내측벽과 에피층(130)의 상면을 따라 저항 변화막(141), 제1 전극(143) 및 제2 희생막(145)을 순차적으로 형성한다. 구체적으로, CVD(Chemical Vapor Deposition), PVD(Physical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 등을 이용하여, 제1 관통부(도 8의 121)의 내측벽과 에피층(130)의 상면을 따라 저항 변화막(141), 제1 전극(143) 및 제2 희생막(145)을 순차적으로 형성할 수 있다. 이 때, 비록 도시하지는 않았으나, 층간 절연막(112) 또는 희생막(199)과 저항 변화막(141) 사이에 산화막(예를 들어, SiO2) (미도시)을 추가적으로 더 형성할 수도 있다.
저항 변화막(141)은 예를 들어, TMO(Transition Metal Oxide) 일 수 있고, TMO는 예를 들어, HfOx, TiOx, TaOx, ZnO, Ti2O, Nb2O5, ZrO2, NiO 일 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 제1 전극(143)은 예를 들어, 메탈일 수 있고, 이러한 메탈은 예를 들어, Ru, RuOx, Ti/TiN, Zr/TiN, NiSix, TiN, Wn, W, Al, Cu 또는 이들의 합금일 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 또한, 비록 도시하지는 않았으나 제1 전극(143)은 도전막(미도시)과 확산 방지막(미도시)의 이중 구조로 이루어질 수도 있다. 제2 희생막(145)는 예를 들어, 질화막일 수 있고, 이러한 질화막의 예로는 실리콘 질화막(SiN)을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다음 도 10을 참조하면, 저항 변화막(141), 제1 전극(143) 및 제2 희생막(145)을 식각하여 에피층(130)의 상면 일부를 노출시키는 제2 관통부(146)를 형성한다. 그리고, 향후 제2 관통부(146) 내에 형성될 제2 전극(도 12의 147)과 에피층(130) 간의 접촉 능력을 향상시키기 위해, 제2 관통부(146)의 내부 및 에피층(130)의 상면을 세정(cleaning)할 수 있다.
다음 도 11을 참조하면, 제2 관통부(도 10의 146) 내에 에피층(130)과 접촉하는 제2 전극(147)을 형성한다. 여기서 제2 전극(147)은 예를 들어, 메탈일 수 있고, 이러한 메탈은 예를 들어, Ru, RuOx, Ti/TiN, Zr/TiN, NiSix, TiN, Wn, W, Al, Cu 또는 이들의 합금일 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 또한, 비록 도시하지는 않았으나 제2 전극(147)은 제1 전극(143)과 마찬가지로 도전막(미도시)과 확산 방지막(미도시)의 이중 구조로 이루어질 수도 있다.
한편, 제2 전극(147)은 이와는 다른 형태로 형성될 수도 있다. 즉, 도 12를 참조하면, 본 발명의 일 실시예의 변형 실시예에 따른 비휘발성 메모리 장치(2)의 제조 방법에서는, 제2 관통부(도 10의 146) 형성 시 에피층(130)을 오버 에치(over etch)하여 에피층(130)에 제2 트렌치(132)를 형성하고, 제2 전극(147)이 제2 트렌치(132) 및 그 상부에 형성되도록 할 수도 있다.
다음 도 13을 참조하면, 다층의 제1 희생막(도 12의 199)을 제거하여 에피층(130)의 측면 일부 및 저항 변화막(141)의 측면 일부를 노출시킨다.
구체적으로, 먼저 다층의 제1 희생막(도 12의 199)과 다층의 층간 절연막(112)의 일부를 제거하여, 제1 전극(143) 및 제2 전극(147)과 이격된 분리 트렌치(T)를 형성한다. 이 경우, 트렌치(T)는 인접한 제1 전극(143) 및 제2 전극(147) 사이에 배치될 수 있다.
이어서, 다층의 층간 절연막(112), 에피층(130) 및 저항 변화막(141)에 대한 다층의 제1 희생막(도 12의 199)의 식각 선택비를 이용하여 다층의 제1 희생막(도 12의 199)을 식각한다. 구체적으로, 습식 식각(wet etching)을 이용하여 다층의 제1 희생막(도 12의 199)을 제거할 수 있다. 여기서, 다층의 제1 희생막(도 12의 199)을 제거하는 공정을 풀백(pull-back) 공정으로 부르기도 하는데, 이러한 풀백 공정은 인산, 황산, 염산 또는 이 용액들의 혼합액을 이용할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다시 도 13을 참조하면, 다층의 제1 희생막(도 12의 199)이 제거됨으로써, 에피층(130)의 측면 일부와 저항 변화막(141)의 측면 일부가 노출된다. 구체적으로, 반도체 기판(111)에 가장 인접한 제1 희생막(도 12의 199)이 제거됨으로써, 에피층(130)의 측면 일부가 노출되고, 그 밖에 다른 제1 희생막(도 12의 199)이 제거됨으로써 저항 변화막(141)의 측면 일부가 노출된다.
다음 도 14를 참조하면, 노출된 에피층(130)의 측면 내부에 절연막(134)을 형성한다. 구체적으로, 노출된 에피층(130)의 측면을 열산화(heat oxidation)시켜 산화막으로 이루어진 절연막(134)을 에피층(130) 내부에 형성할 수 있다. 더욱 구체적으로, 노출된 Si 에피층(130)의 측면을 열산화시켜 실리콘 산화막(SiO2)으로 이루어진 절연막(134)을 에피층(130) 내부에 형성할 수 있다.
다음 도 4를 참조하면, 노출된 에피층(130)의 측면 및 노출된 저항 변화막(141)의 측면 상에 다수의 제3 전극(211~291, 212~292, 213~293)을 형성한다. 구체적으로, 노출된 에피층(130)의 측면 및 노출된 저항 변화막(141)의 측면 상부와 분리 트렌치(T)를 도전 물질로 채우고, 분리 트렌치(T)를 다시 형성함으로써, 노출된 에피층(130)의 측면 및 노출된 저항 변화막(141)의 측면 상에 다수의 제3 전극(211~291, 212~292, 213~293)을 형성할 수 있다. 이 때, 분리 트렌치(T)에 의해 노출되는 다수의 제3 전극(211~291, 212~292, 213~293)의 측면과 다수의 층간 절연막(112)의 측면은 서로 정렬되게 형성될 수 있다.
여기서, 다수의 제3 전극(211~291, 212~292, 213~293)은 예를 들어, 메탈일 수 있고, 이러한 메탈은 예를 들어, Ti/TiN, Ta/TiN, W, Pt, Pd, Rh, Ru, Ir 또는 이들의 합금일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다음 도 15 및 도 16을 참조하여, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치에 대해 설명한다.
도 15는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다. 도 16은 도 15의 B 영역을 자세히 도시한 확대도이다. 이하에서는 앞서 설명한 실시예와의 차이점에 대해서만 설명하도록 한다. 도면에서 동일한 도면 부호는 앞서 설명한 구성 요소와 동일한 구성요소를 지칭한다.
도 15 및 도 16을 참조하면, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치(3)의 저항 변화막(141)은, 그 하부에 위치하는 층간 절연막(112)의 상면, 에피층(130)의 측면 또는 제1 전극(143)의 측면, 및 그 상부에 위치하는 층간 절연막(112)의 하면을 따라 형성된다. 즉, 저항 변화막(141)은 다수의 제3 전극(211~291, 212~292, 213~293)을 둘러싼 형태로 형성된다.
한편, 제1 전극(143)과 층간 절연막(112)의 사이에는 산화막(예를 들어, 실리콘 산화막(SiO2))(148)이 형성된다. 하지만, 이러한 산화막(148)은 필요에 따라서 생략될 수도 있다.
기타 다른 구성요소에 대한 설명은, 앞서 설명한 실시예와 중복되는바 자세한 설명을 생략하도록 한다.
이러한 본 발명의 다른 실시예에 따른 비휘발성 반도체 장치(3)는 다양한 제조 방법을 통해 제조하는 것이 가능하다. 이하 그 일 예로, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법에 대해 설명한다.
도 17 내지 도 22는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
먼저 도 6 내지 도 8을 참조하면, 반도체 기판(111) 상에 다층의 층간 절연막(112)과 다층의 제1 희생막(199)을 교대로 적층한다. 그리고, 다층의 층간 절연막(112)과 다층의 제1 희생막(199)을 식각하여 반도체 기판(111)의 상면 일부를 노출시키는 제1 관통부(121)를 형성한다. 그리고, 노출된 반도체 기판(111)의 상면 상(예를 들어, 제1 트렌치(123) 및 그 상부)에 에피택셜 성장을 통해 에피층(130)을 형성한다.
다음 도 17을 참조하면, 제1 관통부(도 8의 121)의 내측벽과 에피층(130)의 상면을 따라, 산화막(148), 제1 전극(143) 및 제2 희생막(145)을 CVD, PVD 또는 ALD 등을 이용하여 순차적으로 형성한다.
다음 도 18을 참조하면, 산화막(148), 제1 전극(143) 및 제2 희생막(145)을 식각하여 에피층(130)의 상면 일부를 노출시키는 제2 관통부(146)를 형성한다. 이 때도 마찬가지로, 향후 제2 관통부(146) 내에 형성될 제2 전극(도 19의 147)과 에피층(130) 간의 접촉 능력을 향상시키기 위해, 제2 관통부(146)의 내부 및 에피층(130)의 상면을 세정(cleaning)할 수 있다.
다음 도 19를 참조하면, 제2 관통부(도 18의 146) 내에 에피층(130)과 접촉하는 제2 전극(147)을 형성한다. 이 때, 제1 전극(143)은 에피층(130)과 미접촉하고, 제2 전극(147)은 에피층(130)과 접촉할 수 있다.
다음 도 20을 참조하면, 다층의 제1 희생막(도 19의 199) 및 산화막(148)을 제거하여 에피층(130)의 측면 일부 및 제1 전극(143)의 측면 일부를 노출시킨다. 여기서, 다층의 제1 희생막(도 19의 199)은 산화막(148)의 측면 일부가 노출될 때까지 예를 들어, 인산을 이용하여 제거하고, 노출된 산화막(148)은 제1 전극(143)의 측면 일부가 노출될 때까지 예를 들어, HF를 이용하여 제거할 수 있다.
다음 도 21을 참조하면, 노출된 에피층(130)의 측면 내부에 절연막(134)을 형성한다. 이어서 도 22를 참조하면, 하부에 위치하는 층간 절연막(112)의 상면, 에피층(130)의 측면 또는 제1 전극(143)의 측면, 및 상부에 위치하는 층간 절연막(112)의 하면을 따라 저항 변화막(141)을 형성한다. 이 때, 저항 변화막(141)은 산화막(148)과 접촉 되도록 형성될 수 있다.
다음 도 16을 참조하면, 저항 변화막(141) 상에 다수의 제3 전극(211~291, 212~292, 213~293)을 형성한다. 구체적으로, 저항 변화막(141) 상부와 분리 트렌치(T)를 도전 물질로 채우고, 분리 트렌치(T)를 다시 형성함으로써, 저항 변화막(141) 상에 다수의 제3 전극(211~291, 212~292, 213~293)을 형성할 수 있다. 분리 트렌치(T)를 다시 형성하는 과정에서 다수의 층간 절연막(112)의 측면에 형성된 저항 변화막(141)은 같이 제거될 수 있다.
다음 도 23 내지 도 25를 참조하여, 본 발명의 몇몇 실시예에 따른 메모리 시스템 및 그 응용예들에 대해 설명한다.
도 23은 본 발명의 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이고, 도 24는 도 23의 메모리 시스템의 응용 예를 보여주는 블록도이다. 도 25는 도 24를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 23을 참조하면, 메모리 시스템(1000)은 비휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.
여기서, 비휘발성 메모리 장치(1100)는 앞서 설명한 메모리 셀을 일정 단위(예를 들어, 페이지 또는 섹션)별로 제어하는 트랜지스터가 형성된 수직 적층형 비휘발성 메모리 장치일 수 있다.
컨트롤러(1200)는 호스트(Host) 및 비휘발성 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 비휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 비휘발성 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 비휘발성 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 비휘발성 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 비휘발성 메모리 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공된다. 오류 정정 블록은 비휘발성 메모리 장치(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(10)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 비휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 비휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
다음 도 24를 참조하면, 메모리 시스템(2000)은 비휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 비휘발성 메모리 장치(2100)는 복수의 비휘발성 메모리 칩들을 포함한다. 복수의 비휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 비휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 예를 들어, 복수의 비휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.
도 24에서, 하나의 채널에 복수의 비휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 비휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
다음 도 25를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 25에서, 비휘발성 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 비휘발성 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다.
도 25에서, 도 24를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 23을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수도 있다.
예시적으로, 컴퓨팅 시스템(3000)은 도 23 및 도 24를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
111: 반도체 기판 112: 층간 절연막
130: 에피층 134: 절연막
141: 저항 변화막 143: 제1 전극
147: 제2 전극 145, 199: 희생막
211~291, 212~292, 213~293: 제3 전극
331, 332, 333: 비트 라인 320: 비트 라인 컨택

Claims (10)

  1. 반도체 기판 상에 제1 층간 절연막, 제1 희생막, 제2 층간 절연막, 및 제2 희생막을 순차적으로 적층하고,
    상기 제1 및 제2 층간 절연막과 상기 제1 및 제2 희생막을 식각하여 상기 반도체 기판의 상면 일부를 노출시키는 제1 관통부를 형성하고,
    상기 제1 관통부 내의 상기 노출된 반도체 기판의 상면 상에 에피택셜 성장을 통해 에피층을 형성하고,
    상기 제1 관통부 내에 저항 변화막 및 상기 에피층과 접촉하는 제1 전극을 형성하고,
    상기 제1 희생막을 제거하여 상기 에피층의 측면 일부를 노출시키고,
    상기 노출된 에피층의 측면 내부에 절연막을 형성하고,
    상기 노출된 에피층의 측면 상에 제2 전극을 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 에피층의 상면은 상기 제2 희생막의 하면보다 낮게 형성되는 비휘발성 메모리 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 저항 변화막은 TMO(Transition Metal Oxide)인 비휘발성 메모리 장치의 제조 방법.
  4. 제 1항에 있어서,
    상기 제1 전극은 제3 전극과 제4 전극을 포함하고,
    상기 제1 관통부 내에 상기 저항 변화막 및 상기 에피층과 접촉하는 제1 전극을 형성하는 것은,
    상기 제1 관통부의 내측벽과 상기 에피층의 상면을 따라 상기 저항 변화막, 상기 제3 전극 및 제3 희생막을 순차적으로 형성하고,
    상기 저항 변화막, 제3 전극 및 제3 희생막을 식각하여 상기 에피층의 상면 일부를 노출시키는 제2 관통부를 형성하고,
    상기 제2 관통부 내에 상기 에피층과 접촉하는 상기 제4 전극을 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  5. 제 1항에 있어서,
    상기 절연막은 산화막을 포함하고,
    상기 산화막은 상기 노출된 에피층의 일부 측면을 열산화(heat oxidation)시켜 형성되는 비휘발성 메모리 장치의 제조 방법.
  6. 반도체 기판 상에 제1 층간 절연막, 제1 희생막, 제2 층간 절연막, 및 제2 희생막을 순차적으로 적층하고,
    상기 제1 및 제2 층간 절연막과 상기 제1 및 제2 희생막을 식각하여 상기 반도체 기판의 상면 일부를 노출시키는 제1 관통부를 형성하고,
    상기 노출된 반도체 기판의 상면 상에 선택 에피택셜 성장을 통해 에피층을 형성하고,
    상기 제1 관통부의 내측벽과 상기 에피층의 상면을 따라 제1 전극 및 제3 희생막을 순차적으로 형성하고,
    상기 제1 전극 및 제3 희생막을 식각하여 상기 에피층의 상면 일부를 노출시키는 제2 관통부를 형성하고,
    상기 제2 관통부 내에 상기 에피층과 접촉하는 제2 전극을 형성하고,
    상기 제1 희생막을 제거하여 상기 에피층의 측면 일부를 노출시키고,
    상기 노출된 에피층의 측면 내부에 절연막을 형성하고,
    상기 제1 층간 절연막의 상면, 상기 노출된 에피층의 측면, 및 상기 제2 층간 절연막의 하면을 따라 저항 변화막을 형성하고,
    상기 저항 변화막 상에 제3 전극을 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  7. 제 6항에 있어서,
    상기 제2 희생막을 제거하여 상기 제1 전극의 측면 일부를 노출시키고,
    상기 제2 층간 절연막의 상면, 상기 노출된 제1 전극의 측면을 따라 상기 저항 변화막을 형성하는 것을 더 포함하는 비휘발성 메모리 장치의 제조 방법.
  8. 제 7항에 있어서,
    상기 제1 관통부의 내측벽과 상기 에피층의 상면을 따라 산화막을 형성하는 것을 더 포함하고,
    상기 제2 관통부를 형성하는 것은, 상기 산화막을 식각하는 것을 더 포함하고,
    상기 제2 희생막을 제거하는 것은, 상기 산화막을 제거하여 상기 제1 전극의 측면 일부를 노출시키는 것을 더 포함하는 비휘발성 메모리 장치의 제조 방법.
  9. 반도체 기판 상에 서로 이격되고 순차적으로 적층된 제1 내지 제3 층간 절연막;
    상기 제1 층간 절연막과 상기 제2 층간 절연막 사이에 형성된 제1 전극;
    상기 제2 층간 절연막과 상기 제3 층간 절연막 사이에 형성된 제2 전극;
    상기 제1 내지 제3 층간 절연막과 상기 제1 및 제2 전극을 관통하도록 형성된 관통부;
    상기 관통부 내의 상기 반도체 기판 상에 상기 제1 전극과 접촉하며 형성된 에피층; 및
    상기 관통부 내의 상기 에피층 상에 형성된 저항 변화막 및 제3 전극을 포함하되,
    상기 에피층 내부에는 상기 제1 전극과 접촉하는 절연막이 형성되고,
    상기 저항 변화막은 상기 제2 전극과 접촉하고,
    상기 제3 전극은 상기 에피층과 접촉하는 비휘발성 메모리 장치.
  10. 반도체 기판 상에 서로 이격되고 순차적으로 적층된 제1 내지 제3 층간 절연막;
    상기 제1 내지 제3 층간 절연막을 관통하도록 형성된 관통부;
    상기 관통부 내의 상기 반도체 기판 상에 형성된 에피층;
    상기 관통부 내의 상기 에피층 상에 형성된 제1 전극;
    상기 제1 층간 절연막의 상면, 상기 에피층의 측면 및 상기 제2 층간 절연막의 하면을 따라 형성된 제1 저항 변화막;
    상기 제2 층간 절연막의 상면, 상기 제1 전극의 측면 및 상기 제3 층간 절연막의 하면을 따라 형성된 제2 저항 변화막;
    상기 제1 저항 변화막 상에 형성된 제2 전극; 및
    상기 제2 저항 변화막 상에 형성된 제3 전극을 포함하되,
    상기 에피층 내부에는 상기 제1 저항 변화막과 접촉하는 절연막이 형성되는 비휘발성 메모리 장치.
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