KR20120135858A - 비휘발성 메모리 셀 및 이를 포함하는 비휘발성 메모리 장치 - Google Patents

비휘발성 메모리 셀 및 이를 포함하는 비휘발성 메모리 장치 Download PDF

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KR20120135858A
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김선정
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주현수
채수두
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Abstract

비휘발성 메모리 셀이 제공된다. 비휘발성 메모리 셀은 서로 이격되어 순차적으로 적층된 제1 및 제2 층간 절연막, 제1 층간 절연막과 제2 층간 절연막을 관통하는 제1 전극, 제1 전극의 측면을 따라 제1 전극과 나란하게 형성된 저항 변화막, 및 제1 층간 절연막과 제2 층간 절연막 사이에 형성된 제2 전극을 포함하되, 제2 전극은 메탈로 이루어진 도전막과 도전막이 포함하는 도전 물질의 확산을 방지하는 확산 방지막을 포함한다.

Description

비휘발성 메모리 셀 및 이를 포함하는 비휘발성 메모리 장치{Non-volatile memory cell and non-volatile memory device comprising the cell}
본 발명은 비휘발성 메모리 셀 및 이를 포함하는 비휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치는 실리콘(Si), 게르마늄(Ge), 비화 갈륨(GaAs), 인화인듐(InP) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등을 포함한다. 비휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 비휘발성 메모리 장치는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리 장치, 저항 메모리 장치(예를 들어, PRAM(Phase-change RAM), FRAM(Ferroelectric RAM), RRAM(Resistive RAM)) 등을 포함한다.
본 발명이 해결하고자 하는 기술적 과제는 집적도를 향상시킨 비휘발성 메모리 셀을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 집적도를 향상시킨 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 집적도를 향상시킨 비휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 셀의 일 태양(aspect)은, 서로 이격되어 순차적으로 적층된 제1 및 제2 층간 절연막, 제1 층간 절연막과 제2 층간 절연막을 관통하는 제1 전극, 제1 전극의 측면을 따라 제1 전극과 나란하게 형성된 저항 변화막, 및 제1 층간 절연막과 제2 층간 절연막 사이에 형성된 제2 전극을 포함하되, 제2 전극은 메탈로 이루어진 도전막과 도전막이 포함하는 도전 물질의 확산을 방지하는 확산 방지막을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 셀의 다른 태양은, 서로 이격되어 순차적으로 적층된 제1 및 제2 층간 절연막, 제1 층간 절연막과 제2 층간 절연막을 관통하는 제1 전극, 제1 전극의 측면을 따라 제1 전극과 나란하게 형성된 저항 변화막, 및 제1 층간 절연막과 제2 층간 절연막 사이에 형성된 제2 전극을 포함하되, 제1 전극 또는 제2 전극 중 적어도 어느 하나는 메탈로 이루어진 도전막을 포함하고, 제1 전극과 제2 전극의 일함수는 4.0 eV 내지 6 eV이고, 저항 변화막은 산소 결핍에 의해 N타입 반도체 특성을 갖는 메탈 산화막이다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 일 태양은, 비트 라인 및 비트 라인 컨택이 형성된 제1 층간 절연막, 제1 층간 절연막 상에, 번갈아 적층된 다수의 제2 층간 절연막 및 제1 전극, 다수의 제2 층간 절연막과 제1 전극을 관통하고, 비트 라인 컨택과 접촉하는 제2 전극 및 제2 전극의 측면을 따라 제2 전극과 나란하게 형성된 저항 변화막을 포함하되, 제1 전극과 제2 전극 중 적어도 어느 하나는 메탈로 이루어진 도전막을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 다른 태양은, 번갈아 적층된 다수의 제1 층간 절연막 및 제1 전극, 다수의 제1 층간 절연막과 제1 전극을 관통하는 다수의 제2 전극, 및 제2 전극의 측면을 따라 제2 전극과 직접 접촉하며 나란하게 형성되고 제1 전극과 직접 접촉하는 다수의 저항 변화막을 포함하되, 다수의 제1 전극과 다수의 제2 전극 중 적어도 어느 하나는 메탈로 이루어진 도전막을 포함하고, 다수의 제1 전극, 다수의 제2 전극, 및 다수의 저항 변화막은 n(여기서, n≥2, n은 자연수)개의 비휘발성 메모리 셀을 정의하고, 각 비휘발성 메모리 셀에 인가되는 전압에 따라 각 비휘발성 메모리 셀에 포함된 저항 변화막에 흐르는 전류를 도시한 전압-전류 곡선은, 비휘발성 메모리 셀에 인히빗 전압이 인가됨에 따라 저항 변화막에 인히빗 전류가 흐르고 저항 변화막의 저항이 변하지 않는 제1 구간과, 비휘발성 메모리 셀에 스위칭 전압이 인가됨에 따라 저항 변화막에 스위칭 전류가 흐르고 저항 변화막의 저항이 변하는 제2 구간을 포함하고, 스위칭 전류와 인히빗 전류는 다음의 수학식을 만족한다.
<수학식>
인히빗 전류×(n-1) < 스위칭 전류
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 제조 방법의 일 태양은, 제1 층간 절연막, 희생막 및 제2 층간 절연막을 순차적으로 형성하고, 제1 층간 절연막, 희생막 및 제2 층간 절연막을 관통하는 저항 변화막과 제1 전극을 형성하고, 제1 층간 절연막, 희생막 및 제2 층간 절연막을 식각하여 희생막의 측면을 노출시키는 분리 트렌치를 형성하고, 희생막을 식각하여 저항 변화막의 측면을 노출시키는 전극 트렌치를 형성하고, 전극 트렌치 내부에 메탈로 이루어진 도전막을 형성하여 제2 전극을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개념도이다.
도 2는 도 1의 메모리 블록을 설명하기 위한 사시도이다.
도 3은 도 2의 I - I'를 따라 절단한 단면도이다.
도 4는 도 3의 TS1 영역을 자세히 도시한 확대도로, 본 발명의 일 실시예에 따른 비휘발성 메모리 셀을 설명하기 위한 도면이다.
도 5 내지 도 7은 본 발명의 일 실시예의 변형 실시예들에 따른 비휘발성 메모리 셀들을 설명하기 위한 확대 단면도들이다.
도 8은 본 발명의 실시예들에 따른 비휘발성 메모리 셀의 전극에 인가되는 전압에 따라 저항 변화막에 흐르는 형성 전류를 도시한 전압-전류 곡선이다.
도 9는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 사시도이다.
도 10은 도 9의 II - II'를 따라 절단한 단면도이다.
도 11은 도 10의 TS5 영역을 자세히 도시한 확대도이다.
도 12는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 순서도이다.
도 13 내지 도 18은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 19는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 순서도이다.
도 20 내지 도 27은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 28은 본 발명의 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 29는 도 28의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 30은 도 29를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 31 및 도 32는 본 발명의 실시예들에 따른 비휘발성 메모리 셀들로 이루어진 메모리 셀 어레이의 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 4를 참조하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 셀 및 이를 포함하는 비휘발성 메모리 장치에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개념도이고, 도 2는 도 1의 메모리 블록을 설명하기 위한 사시도이다. 도 3은 도 2의 I - I'를 따라 절단한 단면도이고, 도 4는 도 3의 TS1 영역을 자세히 도시한 확대도로, 본 발명의 일 실시예에 따른 비휘발성 메모리 셀을 설명하기 위한 도면이다.
먼저 도 1을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(1)의 메모리 셀 어레이는, 다수의 메모리 블록(BLK1~BLKn 단, n은 자연수)를 포함할 수 있다. 각 메모리 블록(BLK1~BLKn)은 제1 내지 제3 방향(D1, D2, D3)으로 연장될 수 있다. 제1 내지 제3 방향(D1, D2, D3)은 도시된 것과 같이, 서로 교차하는 방향이고, 서로 다른 방향일 수 있다. 예를 들어, 제1 내지 제3 방향(D1, D2, D3)은 서로 직각으로 교차하는 방향일 수 있으나, 이에 한정되는 것은 아니다.
도 2 내지 도 4를 참조하면, 메모리 블록(BLKi, 단, 1 ≤ i ≤ n, i는 자연수)은 제1 층간 절연막(111) 상에 형성된 다수의 제2 층간 절연막(112), 다수의 제1 전극(115), 다수의 제2 전극(211~291, 212~292, 213~293), 다수의 저항 변화막(116)을 포함할 수 있다.
제1 층간 절연막(111)에는 도시된 것과 같이, 비트 라인(331~333)과 비트 라인 컨택(320)이 형성될 수 있다. 비트 라인(331~333)은 도시된 것과 같이 서로 이격되어 제3 방향(D3)으로 연장되게 형성될 수 있다. 비트 라인 컨택(320)은 비트 라인(331~333)과 전기적으로 연결되고, 제1 층간 절연막(111)에 의해 노출된 형태로 형성될 수 있다.
한편, 도 2 및 도 3에는 비트 라인(331~333)과 비트 라인 컨택(320)이 서로 구별되게 형성된 것이 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 즉, 비트 라인(331~333)과 비트 라인 컨택(320)은 서로 구별되지 않고 일체로 형성될 수도 있다. 또한, 도 2 및 도 3에는 비트 라인(331~333)과 비트 라인 컨택(320)이 형성된 제1 층간 절연막(111)이, 다수의 제2 층간 절연막(112)과 다수의 제2 전극(211~291, 212~292, 213~293) 하부에 형성된 것이 도시되어 있으나 역시 본 발명은 이에 제한되는 것은 아니다. 즉, 비트 라인(331~333)과 비트 라인 컨택(320)이 형성된 제1 층간 절연막(111)은 필요에 따라, 다수의 제2 층간 절연막(112)과 다수의 제2 전극(211~291, 212~292, 213~293) 상부에 형성될 수도 있다.
다수의 제2 층간 절연막(112)은 제1 층간 절연막(111) 상에 제2 방향(D2)으로 서로 이격되어 순차적으로 적층될 수 있다. 도 2에 도시한 것과 같이, 다수의 제2 층간 절연막(112) 각각은 제1 방향(D1)으로 길게 연장되도록 형성될 수 있다.
다수의 제1 전극(115)은 제2 방향(D2)으로 길게 연장되어 형성되고, 다수의 제2 전극(211~291, 212~292, 213~293)은 제1 방향(D1)으로 길게 연장되어 형성된다. 구체적으로, 다수의 제1 전극(115)은 제1 층간 절연막(111) 상에 필러(pillar) 형태로 배치되어, 적층된 다수의 제2 층간 절연막(112)과 다수의 제2 전극(211~291, 212~292, 213~293)을 관통하고, 비트 라인 컨택(320)과 접촉하도록 형성된다.
다수의 제2 전극(211~291, 212~292, 213~293)은 적층된 다수의 제2 층간 절연막(112) 사이에 각각 형성될 수 있다. 이러한 다수의 제2 전극(211~291, 212~292, 213~293)은 다수의 제1 전극(115)과 교차되도록 형성될 수 있다.
한편, 도 2 및 도 3에 도시된 것과 같이, 다수의 제1 전극(115)은 제1 방향(D1) 및 제3 방향(D3)으로 서로 이격되어 배열될 수 있다. 즉, 다수의 제1 전극(115)은 매트릭스 형태로 배열될 수 있다. 도면에서는, 다수의 제1 전극(115)이 3 × 3으로 배열된 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다.
제3 방향(D3)으로 배열된 다수의 제1 전극(115) 사이의 다수의 제2 층간 절연막(112) 내에 분리 트렌치(DT)가 형성될 수 있다. 이러한, 분리 트렌치(DT)에 의해 노출되는 다수의 제2 전극(211~291, 212~292, 213~293)의 측면과 다수의 제2 층간 절연막(112)의 측면은 서로 정렬되게 형성될 수 있다.
제3 방향(D3)으로 배열된 다수의 제1 전극(115)은 비트라인(331~333)에 의해서 서로 전기적으로 연결될 수 있다. 즉, 제3 방향(D3)으로 배열된 다수의 제1 전극(115)은 비트라인(331~333)을 서로 공유할 수 있다. 한편, 제2 방향(D2)으로 배열된 다수의 제2 전극(211~291, 212~292, 213~293)은 다수의 제1 전극(115)과 저항 변화막(116)을 서로 공유할 수 있다.
다수의 제1 전극(115)은 각각 메탈로 이루어진 도전막을 포함할 수 있다. 제1 전극(115)을 형성하는 메탈의 예로써, Ru, RuOx, TiN, WN, W, Al, Cu 또는 이들의 합금을 들 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 또한, 다수의 제2 전극(211~291, 212~292, 213~293)은 각각 메탈로 이루어진 도전막을 포함할 수 있다. 이렇게 제2 전극(211~291, 212~292, 213~293)을 형성하는 메탈의 예로는, W, Pt, Pd, Rh, Ru, Ir 또는 이들의 합금을 들 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 몇몇 실시예에서, 다수의 제1 전극(115)과 다수의 제2 전극(211~291, 212~292, 213~293)은 서로 동일한 메탈로 이루어진 메탈 전극일 수 있다. 또한, 본 발명의 다른 몇몇 실시예에서, 다수의 제1 전극(115)과 다수의 제2 전극(211~291, 212~292, 213~293)은 서로 다른 메탈로 이루어진 메탈 전극일 수도 있다.
저항 변화막(116)은 다수의 제1 전극(115)과 다수의 제2 전극(211~291, 212~292, 213~293) 사이에 각각 배치될 수 있다. 저항 변화막(116)은 다수의 제1 전극(115)의 측면을 따라 다수의 제1 전극(115)과 제2 방향(D2)으로 나란하게 형성될 수 있다.
저항 변화막(116)은 예를 들어, TMO(Transition Metal Oxide) 일 수 있다. 구체적으로, TMO는 예를 들어, HfOx, TiOx, TaOx, ZnO, Ti2O, Nb2O5, ZrO2, NiO 일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
제1 전극(115)과 제2 전극(211~291, 212~292, 213~293)이 교차하는 영역에서, 비휘발성 메모리 셀(TS1)이 정의된다. 즉, 도 4를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 셀(TS1)은, 서로 이격되어 순차적으로 적층된 다수의 제2 층간 절연막(112)과, 다수의 제2 층간 절연막(112)을 관통하는 제1 전극(115) 및 저항 변화막(116)과, 다수의 제2 층간 절연막(112) 사이에 형성된 제2 전극(233)을 포함할 수 있다.
한편, 비휘발성 메모리 셀(TS1)을 구성하는 제1 전극(115)과 제2 전극(233)의 형상은 필요에 따라 다양하게 변형될 수 있다. 이하, 도 5 내지 도 7을 참조하여, 본 발명의 일 실시예의 변형 실시예들에 따른 비휘발성 메모리 셀들에 대해 설명한다.
도 5 내지 도 7은 본 발명의 일 실시예의 변형 실시예들에 따른 비휘발성 메모리 셀들을 설명하기 위한 확대 단면도들이다.
먼저 도 5를 참조하면, 본 발명의 일 실시예의 일 변형 실시예에 따른 비휘발성 메모리 셀(TS2)의 제2 전극(233)은 확산 방지막(233a)과 메탈로 이루어진 도전막(233b) 을 포함할 수 있다. 여기서, 확산 방지막(233a)은 저항 변화막(116)과 접촉하여 형성되고, 도전막(233b)은 확산 방지막(233a) 상에 형성될 수 있다. 구체적으로, 확산 방지막(233a)은 도시된 것과 같이 제2 층간 절연막(112)의 하면(233a′ 참조), 저항 변화막(116)의 측면(233a′′ 참조), 및 제2 층간 절연막(112)의 상면(233a′′′ 참조)을 따라 도전막(233b)의 일부를 둘러싼 형상으로 형성될 수 있다.
메탈로 이루어진 도전막(233b)은 도전 물질(M)(예를 들어, 메탈 입자)을 포함할 수 있고, 확산 방지막(233a)은 도전막(233b)에 포함된 도전 물질(M)이 저항 변화막(116)이나 제2 층간 절연막(112)으로 확산되는 것을 방지하는 역할을 할 수 있다. 본 실시예에서, 도전막(233b)이 포함하는 이러한 도전 물질(M)은 메탈을 포함할 수 있다. 이러한 도전막(233b)과 확산 방지막(233a) 조합의 예로, W/TiN, Ta/TiN 등을 들 수 있으나 본 발명이 이에 제한되는 것은 아니다.
한편, 분리 트렌치(DT)에 의해 노출되는 제2 층간 절연막(112)의 측면과, 확산 방지막(233a)의 측면과, 도전막(233b)의 측면은 서로 정렬되게 형성될 수 있다.
다음 도 6을 참조하면, 본 발명의 일 실시예의 다른 변형 실시예에 따른 비휘발성 메모리 셀(TS3)의 제1 전극(115)은 확산 방지막(115a)과 메탈로 이루어진 도전막(115b) 을 포함할 수 있다. 여기서, 확산 방지막(115a)은 저항 변화막(116)과 접촉하여 저항 변화막(116)과 나란하게 형성되고, 도전막(115b)은 이러한 확산 방지막(115a) 상에 형성될 수 있다. 여기서 도전막(115b)은 도전 물질(M)(예를 들어, 메탈 입자)을 포함할 수 있고, 확산 방지막(115a)은 도전막(115b)에 포함된 도전 물질(M)이 저항 변화막(116)으로 확산되는 것을 방지하는 역할을 할 수 있다. 이러한 도전막(115b)과 확산 방지막(115a) 조합의 예로, W/TiN, Ta/TiN 등을 들 수 있으나 본 발명이 역시 이에 제한되는 것은 아니다.
다음 도 7을 참조하면, 본 발명의 일 실시예의 또 다른 변형 실시예에 따른 비휘발성 메모리 셀(TS4)의 제1 전극(115)과 제2 전극(233)은 각각 확산 방지막(115a, 233a)과 메탈로 이루어진 도전막(115b, 233b)을 포함할 수 있다. 이 경우, 각 확산 방지막(115a, 233a)은 도전막(115b, 233b)으로부터 도전 물질(M)이 저항 변화막(116) 또는 제2 층간 절연막(112)으로 확산되는 것을 방지하는 역할을 할 수 있다.
한편, 본 발명의 몇몇 실시예에서, 저항 변화막(116)은 도시된 것과 같이 제1 전극(115) 및 제2 전극(233)과 직접 접촉(directly contact)하여 형성될 수 있다. 그리고, 저항 변화막(116)과 제1 전극(115) 및 제2 전극(233) 사이에는 별도의 다이오드(diode)가 형성되지 않을 수 있다. 이처럼 저항 변화막(116)과 제1 전극(115) 및 제2 전극(233) 사이에 별도의 다이오드가 형성되지 않는 것은 본 발명의 실시예들에 따른 비휘발성 메모리 셀(TS1~TS4)이 양방향 다이오드의 전압-전류 특성을 갖고 있기 때문이다. 이하 도 8을 참조하여 이에 대해 보다 구체적으로 설명하도록 한다.
도 8은 본 발명의 실시예들에 따른 비휘발성 메모리 셀의 전압-전류 특성을 나타낸 곡선이다.
도 8을 참조하면, 각 셀(TS1~TS4)에 인가되는 전압(V)에 따라 저항 변화막(116)에 흐르는 형성 전류(I)를 도시한 전압-전류 곡선은, 셀에 소정의 전압(Vinh)이 인가되어도 마치 다이오드가 형성되어 있는 것과 같이 셀에 거의 0에 가까운 전류(Iinh)가 흐르며 저항 변화막(116)의 저항이 변하지 않는 제1 구간(INHIBIT)과, 셀에 스위칭 전압(Vsw)이 인가되어 셀에 스위칭 전류(Isw)가 흐르며 저항 변화막(116)의 저항이 변하는 제2 구간(SET, RESET)구간을 포함할 수 있다.
여기서, 제1 구간(INHIBIT)은 저항 변화막(116)의 저항이 변하지 않는 구간이므로 비휘발성 메모리 셀(TS1~TS4)이 프로그램되지 않는 구간을 의미하고, 제2 구간(SET, RESET)은 저항 변화막(116)의 저항이 변하는 구간이므로 비휘발성 메모리 셀(TS1~TS4)이 프로그램되는 구간을 의미할 수 있다.
구체적으로 먼저, 리셋 상태(RESET 구간의 저항 레벨)에 있던 저항 변화막(116)에 인히빗 전압(Vinh)이 인가되는 동안에는 저항 변화막(116)의 저항이 변하지 않게 된다. 그리고, 저항 변화막(116)에 인히빗 전압(Vinh)을 넘어서는 셋 전압(Vsw)이 인가되면 저항 변화막(116)의 저항은 셋 상태(SET 구간의 저항 레벨)로 변하게 된다. 반대로, 셋 상태(SET 구간의 저항 레벨)에 있던 저항 변화막(116)에 인히빗 전압(Vinh)이 인가되는 동안에는 저항 변화막(116)의 저항은 변하지 않게 된다. 그리고 저항 변화막(116)에 인히빗 전압(Vinh)을 넘어서는 리셋 전압(-Vsw)이 인가되면 저항 변화막(116)의 저항은 리셋 상태(RESET 구간의 저항 레벨)로 변하게 된다. 본 실시예에 따른 비휘발성 메모리 셀(TS1~TS4)은, 이러한 원리를 이용하여 저항 변화막(116)에 데이터를 저장하게 된다.
여기서, 제1 구간(INHIBIT)에서의 저항 변화막(116)의 저항 크기는 도시된 것과 같이 제2 구간(SET, RESET)에서의 저항 변화막(116)의 저항 크기보다 클 수 있다. 구체적으로, 제1 구간(INHIBIT)에서의 저항 변화막(116)의 저항 크기는, 제2 구간(SET, RESET)에서의 저항 변화막(116)의 저항 크기 최대값 보다 클 수 있다. 따라서, 제1 구간(INHIBIT)에서 저항 변화막(116)에 흐르는 전류(예를 들어, 인히빗 전류(Iinh))는, 제2 구간(SET, RESET)에서 저항 변화막(116)에 흐르는 전류(예를 들어, 스위칭 전류(Isw))보다 작을 수 있다. 특히 몇몇 실시예에서, 제1 구간(INHIBIT)에서 저항 변화막(116)에 흐르는 전류(예를 들어, 인히빗 전류(Iinh))의 크기는 거의 0에 가까울 수 있다.
즉, 본 실시예에 따른 비휘발성 메모리 셀(TS1~TS4)은, 비휘발성 메모리 셀(TS1~TS4)에 인히빗 전압(Vinh)이 인가되면 저항 변화막(116)에 흐르는 전류(예를 들어, 인히빗 전류(Iinh))의 크기가 거의 0에 가까울 수 있다. 다시 말해, 본 실시예에서는 저항 변화막(116)과 전극(115, 233) 사이에 별도의 다이오드가 형성되지 않았음에도 불구하고, 비휘발성 메모리 셀(TS1~TS4) 자체가 양방향 다이오드 특성을 가질 수 있다. 따라서, 본 실시예들에 따른 비휘발성 메모리 셀(TS1~TS4)의 전극(115, 233)과 저항 변화막(116) 사이에 별도의 다이오드를 형성할 필요가 없게 된다.
한편, 비휘발성 메모리 셀(TS1~TS4)이 프로그램되도록 선택되지 않을 경우의 비휘발성 메모리 셀(TS1~TS4)의 전압-전류 곡선이 도 8의 제1 구간(INHIBIT)임을 앞서 설명하였다. 이러한 제1 구간(INHIBIT)의 존재로 인해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함된 n(여기서, n≥2, n은 자연수)개의 비휘발성 메모리 셀 중 1개의 비휘발성 메모리 셀이 프로그램되고 나머지 (n-1)개의 비휘발성 메모리 셀이 프로그램되지 않는 경우, 프로그램되는 1개의 비휘발성 메모리 셀에 흐르는 전류의 크기는 나머지 (n-1)개의 비휘발성 메모리 셀에 흐르는 전류 합의 크기보다 클 수 있다. 이하, 도 31 및 도 32를 참조하여 이에 대해 보다 구체적으로 설명하도록 한다.
도 31 및 도 32는 본 발명의 실시예들에 따른 비휘발성 메모리 셀들로 이루어진 메모리 셀 어레이의 회로도이다.
도 31을 참조하면, 본 발명의 실시예들에 따른 다수의 제1 전극(115), 다수의 제2 전극(233), 및 다수의 저항 변화막(116)은 도시된 것과 같이 n(여기서, n=p×q, p, q는 자연수)개의 비휘발성 메모리 셀을 정의할 수 있다.
구체적으로, 예를 들어 제1 전극(115)은 p개의 비트 라인(BL1~BLp)일 수 있고, 제2 전극(233)은 q개의 워드 라인(WL1~WLq)일 수 있다. 그리고 각각의 비트 라인(BL1~BLp)과 워드 라인(WL1~WLq)이 교차하는 영역에 형성된 저항 변화막(116)이 하나의 메모리 셀(MCP)을 정의할 수 있다. 따라서, 도 31에 도시된 메모리 셀 어레이에는, 가로 방향으로 p개의 메모리 셀(MCP)이 정의되고, 세로 방향으로 q개의 메모리 셀(MCP)이 정의되므로 총 n(n=p×q)개의 비휘발성 메모리 셀이 정의되게 된다.
여기서, 제2 비트 라인(BL2)과 제3 워드 라인(WL3)이 교차하는 영역에 정의된 메모리 셀(MCP)이 프로그램되고, 다른 메모리 셀들은 프로그램되지 않는다고 하자. 먼저, 메모리 셀(MCP)을 프로그램하기 위해서는 메모리 셀(MCP)에 도 8에 도시된 스위칭 전압(Vsw)을 인가해야 하므로, 제2 비트 라인(BL2)에는 예를 들어, 스위칭 전압(Vsw)을 인가되고, 제3 워드 라인(WL3)에는 예를 들어, 접지 전압(Vgnd)이 인가될 수 있다. 나머지 메모리 셀들(MCPN1~3)은 프로그램되지 않아야 하므로, 나머지 비트 라인(BL1, BL3~BLp)과 나머지 워드 라인(WL1~WL2, WL4~WLq)에는 예를 들어, 도 8에 도시된 인히빗 전압(Vinh)이 인가될 수 있다.
여기서, 프로그램되는 메모리 셀(MCP)과 비트 라인(BL2)을 공유하면서 프로그램되지 않는 (q-1)개의 메모리 셀(예들 들어, MCNP1)들에는 (Vsw-Vinh)의 전압이 인가되게 된다. 그리고, 프로그램되는 메모리 셀(MCP)과 워드 라인(WL3)을 공유하면서 프로그램되지 않는 (p-1)개의 메모리 셀(예들 들어, MCNP2)들에는 Vinh의 전압이 인가되게 된다. 한편, 프로그램되는 메모리 셀(MCP)과 비트 라인(BL2)과 워드 라인(WL3) 모두를 공유하지 않으면서 프로그램되지 않는 메모리 셀(예들 들어, MCNP3)들에는 비트 라인(BL1, BL3~BLp)과 워드 라인(WL1~WL2, WL4~WLq)간에 전위차가 존재 하지 않으므로 전압이 인가되지 않게 된다.
본 실시예에서, 프로그램되는 메모리 셀(MCP)과 비트 라인(BL2)을 공유하면서 프로그램되지 않는 (q-1)개의 메모리 셀(예들 들어, MCNP1)들에 흐르는 전류(Ia)와, 프로그램되는 메모리 셀(MCP)과 워드 라인(WL3)을 공유하면서 프로그램되지 않는 (p-1)개의 메모리 셀(예들 들어, MCNP2)들에 흐르는 전류(Ib)와, 프로그램되는 메모리 셀(MCP)과 비트 라인(BL2)과 워드 라인(WL3) 모두를 공유하지 않으면서 프로그램되지 않는 메모리 셀(예들 들어, MCNP3)들에 흐르는 전류(Ic)의 합은, 프로그램되는 메모리 셀(MCP)에 흐르는 전류(도 8의 Isw)보다 작다. 즉, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 다음의 수학식을 만족하게 된다.
<수학식>
Ia + Ib + Ic = ((Vsw-Vinh)/R1×(q-1)) + (Vinh/R2×(p-1)) + 0 = Iinh×(n-1) < Isw
(여기서, R1은 프로그램되는 메모리 셀(MCP)과 비트 라인(BL2)을 공유하면서 프로그램되지 않는 메모리 셀의 저항 값, R2는 프로그램되는 메모리 셀(MCP)과 워드 라인(WL3)을 공유하면서 프로그램되지 않는 메모리 셀의 저항 값)
한편, n개의 메모리 셀 중 1개의 메모리 셀(MCP)을 프로그램하기 위해, 비트 라인(BL1~BLp)과 워드 라인(WL1~WLq)에는 이와 다른 전압이 인가될 수도 있다. 이하, 도 32를 참조하여, 이에 대해 보다 구체적으로 설명하도록 한다.
도 32를 참조하면, 제2 비트 라인(BL2)과 제3 워드 라인(WL3)이 교차하는 영역에 정의된 메모리 셀(MCP)을 프로그램시키고, 다른 메모리 셀들을 프로그램시키지 않기 위해, 제2 비트 라인(BL2)에 예를 들어, 스위칭 전압(Vsw)을 인가하고, 제3 워드 라인(WL3)에는 예를 들어, 접지 전압(Vgnd)을 인가하나, 나머지 비트 라인(BL1, BL3~BLp)과 나머지 워드 라인(WL1~WL2, WL4~WLq)에 예를 들어, (Vsw-Vinh)의 전압을 인가할 수 있다.
이제, 프로그램되는 메모리 셀(MCP)과 비트 라인(BL2)을 공유하면서 프로그램되지 않는 (q-1)개의 메모리 셀(예들 들어, MCNP1)들에는 Vinh의 전압이 인가되게 되고, 프로그램되는 메모리 셀(MCP)과 워드 라인(WL3)을 공유하면서 프로그램되지 않는 (p-1)개의 메모리 셀(예들 들어, MCNP2)들에도 Vinh의 전압이 인가되게 된다. 한편, 프로그램되는 메모리 셀(MCP)과 비트 라인(BL2)과 워드 라인(WL3) 모두를 공유하지 않으면서 프로그램되지 않는 메모리 셀(예들 들어, MCNP3)들에는 (Vsw-2Vinh)의 전압이 인가되게 된다.
이 경우에도, 프로그램되는 메모리 셀(MCP)과 비트 라인(BL2)을 공유하면서 프로그램되지 않는 (q-1)개의 메모리 셀(예들 들어, MCNP1)들에 흐르는 전류(Ia)와, 프로그램되는 메모리 셀(MCP)과 워드 라인(WL3)을 공유하면서 프로그램되지 않는 (p-1)개의 메모리 셀(예들 들어, MCNP2)들에 흐르는 전류(Ib)와, 프로그램되는 메모리 셀(MCP)과 비트 라인(BL2)과 워드 라인(WL3) 모두를 공유하지 않으면서 프로그램되지 않는 메모리 셀(예들 들어, MCNP3)들에 흐르는 전류(Ic)의 합은, 프로그램되는 메모리 셀(MCP)에 흐르는 전류(도 8의 Isw)보다 작게 된다.
도 8에 도시된 것과 같은 전압-전류 특성은, 예를 들어 제1 및 제2 전극(115, 233)과 저항 변화막(116)의 막질 특성을 어떻게 조절하느냐에 따라 구현될 수 있다.
예를 들어, 제1 및 제2 전극(115, 233)이 4.0 eV 내지 6 eV의 일함수(work function)를 갖도록 하고, 저항 변화막(116)이 산소 결핍에 의해 N타입 반도체 특성을 갖도록 하면, 도 8에 도시된 것과 같은 전압-전류 특성이 구현될 수 있다.
이러한 특성을 갖는 제1 및 제2 전극(115, 233)의 예로는, Pt, Ir, Ru 등과 같은 귀금속(noble metal) 및 그 산화물, TiN, TaN 등과 같은 메탈 실리사이드(metal silicide), W, Cu 등과 같은 전이 금속(transition metal)을 들 수 있다. 또한 앞서 설명한 특성을 갖는 저항 변화막(116)의 예로는, HfO2 -x, TiO2 -x, TaO2 -x 등을 들 수 있다.
한편, 도 8에 도시된 것과 같은 전압-전류 특성을 구현할 수 있는 제1 및 제2 전극(115, 233)과 저항 변화막(116)의 막질 특성이 앞서 설명한 것에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 제1 및 제2 전극(115, 233)을 4.0 eV 이하의 일함수를 갖도록 하고, 저항 변화막(116)을 산소 과잉에 의해 P타입 반도체 특성을 갖는 메탈 산화막으로 구성함으로써 도 8에 도시된 것과 같은 전압-전류 특성을 구현하는 것도 가능하다.
이처럼 본 실시예에 따른 비휘발성 메모리 장치에서는, 비휘발성 메모리 셀에 별도의 다이오드를 형성하지 않고도 저항 변화 메모리 셀의 구현이 가능하기 때문에, 장치의 집적도가 크게 향상될 수 있다.
다음, 도 9 내지 도 11을 참조하여, 본 발명의 다른 실시예에 따른 비휘발성 메모리 셀 및 이를 포함하는 비휘발성 메모리 장치에 대해 설명한다.
도 9는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 사시도이다. 도 10은 도 9의 II - II'를 따라 절단한 단면도이다. 도 11은 도 10의 TS5 영역을 자세히 도시한 확대도이다. 이하에서는, 앞서 설명한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치와 실질적으로 다른 점을 위주로 설명하도록 한다.
도 9 내지 도 11을 참조하면, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치(5)는 분리 절연막(122)을 더 포함할 수 있다. 이러한 분리 절연막(122)은 다수의 제2 층간 절연막(112) 및 다수의 제2 전극(211~291, 212~292, 213~293)을 관통하고, 제1 전극(120) 및 저항 변화막(121)과 나란하게 형성될 수 있다. 구체적으로, 분리 절연막(122)은 다수의 제2 층간 절연막(112) 및 다수의 제2 전극(211~291, 212~292, 213~293)을 관통하는 제1 전극(120) 및 저항 변화막(121)과 제2 방향(D2)으로 나란하게 형성될 수 있다.
이 때 저항 변화막(121)은, 도시된 것과 같이 제2 방향(D2)으로 연장되어 형성될 뿐만 아니라 제1 방향(D1)으로도 연장되어 형성될 수 있다. 그리고, 제1 전극(120)과 저항 변화막(121)은 분리 절연막(122)의 측면을 둘러싼 형상으로 형성될 수 있다.
비록, 도 11에는 비휘발성 메모리 셀(TS5)의 제1 전극(120)과 제2 전극(233)이, 각각 확산 방지막(미도시)을 포함하지 않는 것이 도시되어 있으나, 제1 전극(120)과 제2 전극(233)은 앞서 설명한 변형 실시예들로 얼마든지 변형 가능하다. 또한, 도 11에 도시된 제1 전극(120) 또는 제2 전극(233) 중 적어도 어느 한 전극에 인가되는 인가 전압에 따라, 저항 변화막(121)에 흐르는 형성 전류를 도시한 전압-전류 곡선은 도 8과 같을 수 있다.
다음, 도 12 내지 도 18을 참조하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법에 대해 설명한다.
도 12는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 순서도이다. 도 13 내지 도 18은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
먼저, 도 12 및 도 13을 참조하면, 제1 층간 절연막(111) 상에 다수의 제2 층간 절연막(112)과 다수의 희생막(113)을 번갈아 적층한다(S100). 이 때, 본 발명의 몇몇 실시예에서, 제1 층간 절연막(111)에는 서로 이격되어 제3 방향(D3)으로 연장된 비트 라인(331~333)과, 비트 라인(331~333)과 전기적으로 연결되고 제1 층간 절연막(111)에 의해 노출된 비트 라인 컨택(320)이 형성되어 있을 수 있다. 하지만, 이는 하나의 본 발명의 실시예에 불과하며, 본 발명의 다른 실시예에서는 제1 층간 절연막(111)에 비트 라인(331~333)과 비트 라인 컨택(320)이 형성되어 있지 않을 수도 있다.
다수의 희생막(113)은 다수의 제2 층간 절연막(112)에 대해 식각 선택비를 갖는 물질로 이루어 질 수 있다. 이러한 희생막(113)과 제2 층간 절연막(112)의 예로는, 실리콘 질화막과 실리콘 산화막을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다음, 도 12 및 도 14를 참조하면, 다수의 채널 트렌치(CT1)를 형성한다(S110). 구체적으로, 다수의 제2 층간 절연막(112)과, 다수의 희생막(113)을 식각하여 다수의 제2 층간 절연막(112)과, 다수의 희생막(113)의 측면을 노출시키는 다수의 채널 트렌치(CT1)를 형성한다. 이 때, 다수의 채널 트렌치(CT1)에 의해 제1 층간 절연막(111)이 노출될 수 있다. 또한, 본 발명의 몇몇 실시예에서, 이러한 다수의 채널 트렌치(CT1)에 의해 제1 층간 절연막(111)에 형성된 비트 라인 컨택(320)이 노출될 수도 있다.
비록, 도 14에는 이러한 채널 트렌치(CT1)의 형상이 원기둥 형상인 것이 도시되어 있으나, 채널 트렌치(CT1)의 형상은 이에 제한되지 않는다. 즉, 필요에 따라 채널 트렌치(CT1)의 형상은 삼각기둥, 육각기둥 등으로 얼마든지 변형될 수 있다.
다음, 도 12 및 도 15를 참조하면, 저항 변화막(116)과 제1 전극(115)을 형성한다(S120). 구체적으로, 먼저 각 채널 트렌치(CT1) 내부에, 노출된 다수의 제2 층간 절연막(112)의 측면과 다수의 희생막(113)의 측면을 따라 저항 변화막(116)을 형성한다. 그리고, 저항 변화막(116)이 형성된 각 채널 트렌치(CT1) 내부에 도전막(미도시)을 형성하고 이를 평탄화하여 다수의 제1 전극(115)을 형성할 수 있다. 이 때, 본 발명의 몇몇 실시예에서, 다수의 제1 전극(115)은 다수의 채널 트렌치(CT1)에 의해 노출된 비트 라인 컨택(320)과 접촉하도록 형성될 수 있다.
이러한 다수의 제1 전극(115)은 메탈로 이루어진 도전막을 포함할 수 있다. 구체적으로, 다수의 제1 전극(115)에 포함된 도전막을 이루는 메탈은 예를 들어, Ru, RuOx, TiN, WN, W, Al, Cu 또는 이들의 합금으로 이루어질 수 있다.
한편, 다수의 제1 전극(115)은 도전 물질을 포함하는 도전막(도 6의 115b)과 도전 물질의 확산을 방지하는 확산 방지막(도 6의 115a)을 포함하는 이중막 구조일 수 있다. 이러한 이중막 구조의 다수의 제1 전극(115)은, 저항 변화막(116)의 측면을 따라 확산 방지막(도 6의 115a)을 먼저 형성하고, 확산 방지막(도 6의 115a) 상에 도전막(도 6의 115b)을 형성함으로써 형성될 수 있다.
이러한 이중막 구조의 제1 전극(115)의 예로는, W/TiN, Ta/TiN 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다음, 도 12 및 도 16을 참조하면, 분리 트렌치(DT)를 형성한다(S130). 구체적으로, 다수의 제2 층간 절연막(112)과 다수의 희생막(113)을 식각하여 다수의 희생막(113)의 측면을 노출시키는 분리 트렌치(DT)를 형성할 수 있다. 이러한 분리 트렌츠(DT)는 도시된 것과 같이 제1 방향(D1)으로 연장되게 형성될 수 있다.
이어서, 도 12 및 도 17을 참조하면, 전극 트렌치(ET)를 형성한다(S140). 구체적으로, 분리 트렌치(도 16의 DT)측면이 노출된 다수의 희생막(113)을 식각하여 저항 변화막(116)의 측면을 노출시키는 전극 트렌치(ET)를 형성할 수 있다. 이 때, 희생막(113)은 다수의 제2 층간 절연막(112) 및 저항 변화막(116)에 대한 식각 선택비를 이용함으로써 식각될 수 있다. 즉, 다수의 제2 층간 절연막(112)과 저항 변화막(116)보다 희생막(113)에 대한 식각 선택비가 높은 물질 또는 용액을 사용하여, 희생막(113)만을 선택적으로 식각함으로써 전극 트렌치(ET)를 형성할 수 있다.
이렇게 희생막(113) 만을 선택적으로 식각하는 공정으로써, 인산이나 HF 등을 이용한 습식 식각(wet etching) 공정을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다음, 도 12 및 도 18을 참조하면, 제2 전극(211~291, 212~292, 213~293)을 형성한다(S150). 구체적으로, 전극 트렌치(도 17의 ET)의 내부를 채우는 도전막(미도시)을 형성하고, 각 비휘발성 메모리 셀이 서로 분리되도록 도전막(미도시)을 평탄화함으로써 다수의 제2 전극(211~291, 212~292, 213~293)을 형성할 수 있다.
이러한 다수의 제2 전극(211~291, 212~292, 213~293)은 메탈로 이루어진 도전막을 포함할 수 있다. 구체적으로, 다수의 제2 전극(211~291, 212~292, 213~293)에 포함된 도전막을 이루는 메탈은 W, Pt, Pd, Rh, Ru, Ir 또는 이들의 합금으로 이루어질 수 있다.
한편, 다수의 제2 전극(211~291, 212~292, 213~293)은 도전 물질을 포함하는 도전막(도 5의 233b)과 도전 물질의 확산을 방지하는 확산 방지막(도 5의 233a)을 포함하는 이중막 구조일 수 있다. 이러한 이중막 구조의 다수의 제2 전극(211~291, 212~292, 213~293)은, 제2 층간 절연막(112)의 하면(도 5의 233′ 참조), 저항 변화막(116)의 측면(도 5의 233a′′ 참조), 및 제2 층간 절연막(112)의 상면(도 5의 233a′′′ 참조)을 따라 확산 방지막(도 5의 233a)을 먼저 형성하고, 확산 방지막(도 5의 233a) 상에 도전막(도 5의 233b)을 형성한 후, 각 비휘발성 메모리 셀이 서로 분리되도록 확산 방지막(도 5의 233a)과 도전막(도 5의 233b)을 평탄화함으로써 형성될 수 있다. 이러한 평탄화 과정에서, 제2 층간 절연막(도 5의 112)의 측면과, 확산 방지막(도 5의 233a)의 측면과, 도전막(도 5의 233b)의 측면은 서로 정렬되게 형성될 수 있다.
이러한 이중막 구조의 다수의 제2 전극(211~291, 212~292, 213~293)의 예로는 W/TiN, Ta/TiN 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다음, 도 19 내지 도 27을 참조하여, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법에 대해 설명한다.
도 19는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 순서도이다. 도 20 내지 도 27은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다. 이하에서는, 앞서 설명한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법과 실질적으로 다른 점을 위주로 설명하도록 한다.
도 19 및 도 20을 참조하면, 제1 층간 절연막(111) 상에 다수의 제2 층간 절연막(112)과 다수의 희생막(113)을 번갈아 적층한다(S200). 이 때, 본 발명의 몇몇 실시예에서, 제1 층간 절연막(111)에는 비트 라인(331~333)과 비트 라인 컨택(320)이 형성될 수 있다.
다음 도 19 및 도 21을 참조하면, 다수의 제2 층간 절연막(112)과, 다수의 희생막(113)을 식각하여 다수의 채널 트렌치(CT2)를 형성한다(S210). 이 때, 다수의 채널 트렌치(CT2)는 도시된 것과 같이 제1 방향(D1)으로 연장된 형태로 형성될 수 있다.
다음 도 19 및 도 22를 참조하면, 각 채널 트렌치(CT2) 내부에 저항 변화막(121)을 형성한다(S220). 이 때, 저항 변화막(121)은 노출된 다수의 제2 층간 절연막(112)의 측면과 다수의 희생막(113)의 측면을 따라 형성되되, 도시된 것과 같이 제1 방향(D1)으로 연장되게 형성될 수 있다.
다음 도 19 및 도 23을 참조하면, 저항 변화막(121)이 형성된 각 채널 트렌치(CT2) 내부에 다수의 분리 절연막(122)과 다수의 채널 홀(CH)을 형성한다(S230). 구체적으로, 먼저, 저항 변화막(121)이 형성된 각 채널 트렌치(CT2) 내부에 예를 들어, 산화 절연막(미도시)을 형성한다. 그리고, 이러한 산화 절연막(미도시)을 식각하여 제1 층간 절연막(111)을 노출시키는 다수의 채널 홀(CH)과, 다수의 분리 절연막(122)을 형성한다. 이 때, 본 발명의 몇몇 실시예에서, 이러한 다수의 채널 홀(CH)에 의해 제1 층간 절연막(111)에 형성된 비트 라인 컨택(320)이 노출될 수도 있다.
다음 도 19 및 도 24를 참조하면, 제1 전극(120)을 형성한다(S240). 구체적으로, 각 채널 홀(도 23의 CH) 내부에 도전막(미도시)을 형성하고 이를 평탄화하여 그 측면이 저항 변화막(121)과 분리 절연막(122)으로 둘러싸인 다수의 제1 전극(120)을 형성할 수 있다. 이 때, 본 발명의 몇몇 실시예에서, 다수의 제1 전극(120)은 다수의 채널 홀(CH)에 의해 노출된 비트 라인 컨택(320)과 접촉하도록 형성될 수 있다.
다음 도 19 및 도 25를 참조하면, 다수의 제2 층간 절연막(112)과 다수의 희생막(113)을 식각하여 다수의 희생막(113)의 측면을 노출시키는 분리 트렌치(DT)를 형성한다(S250). 이어서, 도 19 및 도 26을 참조하면, 측면이 노출된 다수의 희생막(113)을 식각하여 저항 변화막(121)의 측면을 노출시키는 전극 트렌치(ET)를 형성한다(S260). 그리고 도 19 및 도 27을 참조하면, 전극 트렌치(도 25의 ET)의 내부를 채우는 도전막(미도시)을 형성하고, 각 비휘발성 메모리 셀이 서로 분리되도록 도전막(미도시)을 평탄화함으로써 다수의 제2 전극(211~291, 212~292, 213~293)을 형성한다(S270).
이상에서 설명한 본 발명의 다양한 실시예들에 따른 비휘발성 메모리 장치의 경우, 적층되는 비휘발성 메모리 셀들의 수를 늘리는 것이 비교적 용이하다. 따라서 집적도가 향상된 비휘발성 메모리 장치의 제공이 가능하다.
다음 도 28 내지 도 30을 참조하여, 본 발명의 몇몇 실시예에 따른 메모리 시스템 및 그 응용예들에 대해 설명한다.
도 28은 본 발명의 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이고, 도 29는 도 28의 메모리 시스템의 응용 예를 보여주는 블록도이다. 도 30은 도 29를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 28을 참조하면, 메모리 시스템(1000)은 비휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.
비휘발성 메모리 장치(1100)는 앞서 설명한 집적도가 향상된 비휘발성 메모리 장치일 수 있다.
컨트롤러(1200)는 호스트(Host) 및 비휘발성 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 비휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 비휘발성 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 비휘발성 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 비휘발성 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 비휘발성 메모리 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공된다. 오류 정정 블록은 비휘발성 메모리 장치(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(10)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 비휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 비휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
다음 도 29를 참조하면, 메모리 시스템(2000)은 비휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 비휘발성 메모리 장치(2100)는 복수의 비휘발성 메모리 칩들을 포함한다. 복수의 비휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 비휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 예를 들어, 복수의 비휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.
각 비휘발성 메모리 칩은 도 1 내지 도 11을 참조하여 설명된 비휘발성 메모리 장치(100)와 마찬가지로 구성된다.
도 29에서, 하나의 채널에 복수의 비휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 비휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
다음 도 30을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 30에서, 비휘발성 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 비휘발성 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다.
도 30에서, 도 29를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 28을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수도 있다.
예시적으로, 컴퓨팅 시스템(3000)은 도 28 및 도 29를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
111, 112: 층간 절연막 113: 희생막
115, 120: 제1 전극 116, 121: 저항 변화막
211~291, 212~292, 213~293: 제2 전극
331, 332, 333: 비트 라인 320: 비트 라인 컨택
S100~S150, S200~S270: 비휘발성 메모리 장치의 제조 방법

Claims (29)

  1. 서로 이격되어 순차적으로 적층된 제1 및 제2 층간 절연막;
    상기 제1 층간 절연막과 제2 층간 절연막을 관통하는 제1 전극;
    상기 제1 전극의 측면을 따라 상기 제1 전극과 나란하게 형성된 저항 변화막; 및
    상기 제1 층간 절연막과 제2 층간 절연막 사이에 형성된 제2 전극을 포함하되,
    상기 제2 전극은 메탈로 이루어진 도전막과 상기 도전막이 포함하는 도전 물질의 확산을 방지하는 확산 방지막을 포함하는 비휘발성 메모리 셀.
  2. 제 1항에 있어서,
    상기 확산 방지막은 상기 저항 변화막과 접촉하고 상기 도전막은 상기 확산 방지막 상에 형성된 비휘발성 메모리 셀.
  3. 제 2항에 있어서,
    상기 확산 방지막은 상기 제1 층간 절연막의 상면, 상기 저항 변화막의 측면, 및 상기 제2 층간 절연막의 하면을 따라 상기도전막의 일부를 둘러싼 형상으로 형성된 비휘발성 메모리 셀.
  4. 제 3항에 있어서,
    상기 제1 및 제2 층간 절연막의 측면과, 상기 확산 방지막의 측면과, 상기 전극막의 측면은 서로 정렬되게 형성된 비휘발성 메모리 셀.
  5. 제 1항에 있어서,
    상기 제1 전극은 메탈로 이루어진 도전막을 포함하는 비휘발성 메모리 셀.
  6. 제 5항에 있어서,
    상기 제1 전극은 상기 도전막이 포함하는 도전 물질의 확산을 방지하는 확산 방지막을 더 포함하는 비휘발성 메모리 셀.
  7. 제 6항에 있어서,
    상기 확산 방지막은 상기 저항 변화막과 접촉하고, 상기 전극막은 상기 확산 방지막 상에 형성된 비휘발성 메모리 장치.
  8. 제 1항에 있어서,
    상기 저항 변화막은 TMO(Transition Metal Oxide)를 포함하는 비휘발성 메모리 셀.
  9. 제 8항에 있어서,
    상기 TMO는 HfOx, TiOx, TaOx, ZnOx, TiOx, NbOx, ZrOx, NiOx, WOx, AlOx 중 적어도 어느 하나를 포함하는 비휘발성 메모리 셀.
  10. 서로 이격되어 순차적으로 적층된 제1 및 제2 층간 절연막;
    상기 제1 층간 절연막과 제2 층간 절연막을 관통하는 제1 전극;
    상기 제1 전극의 측면을 따라 상기 제1 전극과 나란하게 형성된 저항 변화막; 및
    상기 제1 층간 절연막과 제2 층간 절연막 사이에 형성된 제2 전극을 포함하되,
    상기 제1 전극 또는 제2 전극 중 적어도 어느 하나는 메탈로 이루어진 도전막을 포함하고,
    상기 제1 전극과 상기 제2 전극의 일함수는 4.0 eV 내지 6 eV이고,
    상기 저항 변화막은 산소 결핍에 의해 N타입 반도체 특성을 갖는 메탈 산화막인 비휘발성 메모리 셀.
  11. 제 10항에 있어서,
    상기 제1 전극은 메탈로 이루어진 도전막을 포함하고,
    상기 제2 전극은 메탈로 이루어진 도전막과, 상기 도전막이 포함하는 도전 물질의 확산을 방지하는 확산 방지막을 포함하는 비휘발성 메모리 셀.
  12. 비트 라인 및 비트 라인 컨택이 형성된 제1 층간 절연막;
    상기 제1 층간 절연막 상에, 번갈아 적층된 다수의 제2 층간 절연막 및 제1 전극;
    상기 다수의 제2 층간 절연막과 제1 전극을 관통하고, 상기 비트 라인 컨택과 접촉하는 제2 전극; 및
    상기 제2 전극의 측면을 따라 상기 제2 전극과 나란하게 형성된 저항 변화막을 포함하되,
    상기 제1 전극과 상기 제2 전극 중 적어도 어느 하나는 메탈로 이루어진 도전막을 포함하는 비휘발성 메모리 장치.
  13. 제 12항에 있어서,
    상기 제1 전극과 상기 제2 전극은 각각 메탈로 이루어진 도전막을 포함하는 비휘발성 메모리 장치.
  14. 제 13항에 있어서,
    상기 제1 전극에 포함된 도전막을 이루는 메탈과 상기 제2 전극에 포함된 도전막을 이루는 메탈은 서로 동일한 비휘발성 메모리 장치.
  15. 제 13항에 있어서,
    상기 제1 전극에 포함된 도전막을 이루는 메탈과 상기 제2 전극에 포함된 도전막을 이루는 메탈은 서로 다른 비휘발성 메모리 장치.
  16. 제 12항에 있어서,
    상기 다수의 제2 층간 절연막 및 제1 전극을 관통하고, 상기 제2 전극 및 상기 저항 변화막과 나란하게 형성된 분리 절연막을 더 포함하는 비휘발성 메모리 장치.
  17. 제 16항에 있어서,
    상기 제2 전극과 상기 저항 변화막은 상기 분리 절연막의 측면을 둘러싼 형상으로 형성된 비휘발성 메모리 장치.
  18. 제1 층간 절연막, 희생막 및 제2 층간 절연막을 순차적으로 형성하고,
    상기 제1 층간 절연막, 희생막 및 제2 층간 절연막을 관통하는 저항 변화막과 제1 전극을 형성하고,
    상기 제1 층간 절연막, 희생막 및 제2 층간 절연막을 식각하여 상기 희생막의 측면을 노출시키는 분리 트렌치를 형성하고,
    상기 희생막을 식각하여 상기 저항 변화막의 측면을 노출시키는 전극 트렌치를 형성하고,
    상기 전극 트렌치 내부에 메탈로 이루어진 도전막을 형성하여 제2 전극을 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  19. 제 18항에 있어서,
    상기 제2 전극은 상기 도전막이 포함하는 도전 물질의 확산을 방지하는 확산 방지막을 더 포함하는 비휘발성 메모리 장치의 제조 방법.
  20. 제 19항에 있어서,
    상기 전극 트렌치 내부에 메탈로 이루어진 도전막을 형성하는 것은,
    상기 제1 층간 절연막의 상면, 상기 노츨된 저항 변화막의 측면, 및 상기 제2 층간 절연막의 하면을 따라 상기 확산 방지막을 형성하고,
    상기 확산 방지막 상에 상기 도전막을 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  21. 제 19항에 있어서,
    상기 희생막을 식각하는 것은, 상기 제1 층간 절연막, 저항 변화막, 제2 층간 절연막에 대한 상기 희생막의 식각 선택비를 이용하여 상기 희생막을 식각하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  22. 제 18항에 있어서,
    상기 저항 변화막과 제1 전극을 형성하는 것은,
    상기 제1 층간 절연막, 희생막 및 제2 층간 절연막을 식각하여 상기 제1 층간 절연막, 희생막 및 제2 층간 절연막의 측면을 노출시키는 채널 트렌치를 형성하고,
    상기 채널 트렌치 내부에 상기 노출된 제1 층간 절연막, 희생막 및 제2 층간 절연막의 측면을 따라 상기 저항 변화막을 형성하고,
    상기 저항 변화막이 형성된 채널 트렌치 내부에 메탈로 이루어진 도전막을 형성하여 상기 제1 전극을 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  23. 제 22항에 있어서,
    상기 제1 전극은 상기 도전막이 포함하는 도전 물질의 확산을 방지하는 확산 방지막을 더 포함하는 비휘발성 메모리 장치의 제조 방법.
  24. 제 23항에 있어서,
    상기 저항 변화막이 형성된 채널 트렌치 내부에 도전막을 형성하는 것은,
    상기 저항 변화막의 측면을 따라 상기 확산 방지막을 형성하고,
    상기 확산 방지막 상에 상기 도전막을 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  25. 제 22항에 있어서,
    상기 저항 변화막이 형성된 채널 트렌치 내부에 도전막을 형성하는 것은,
    상기 저항 변화막이 형성된 채널 트렌치 내부에 분리 절연막과 채널 홀을 형성하고,
    상기 채널 홀 내부에 상기 도전막을 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  26. 제 18항에 있어서,
    상기 제1 층간 절연막을 형성하는 것은, 비트 라인 및 비트 라인 컨택이 형성된 제3 층간 절연막 상에 상기 제1 층간 절연막을 형성하는 것을 포함하고,
    상기 제1 전극을 형성하는 것은 상기 비트 라인 컨택과 접촉하는 상기 제1 전극을 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  27. 번갈아 적층된 다수의 제1 층간 절연막 및 제1 전극;
    상기 다수의 제1 층간 절연막과 제1 전극을 관통하는 다수의 제2 전극; 및
    상기 제2 전극의 측면을 따라 상기 제2 전극과 직접 접촉하며 나란하게 형성되고 상기 제1 전극과 직접 접촉하는 다수의 저항 변화막을 포함하되,
    상기 다수의 제1 전극과 상기 다수의 제2 전극 중 적어도 어느 하나는 메탈로 이루어진 도전막을 포함하고,
    상기 다수의 제1 전극, 상기 다수의 제2 전극, 및 상기 다수의 저항 변화막은 n(여기서, n≥2, n은 자연수)개의 비휘발성 메모리 셀을 정의하고,
    상기 각 비휘발성 메모리 셀에 인가되는 전압에 따라 상기 각 비휘발성 메모리 셀에 포함된 저항 변화막에 흐르는 전류를 도시한 전압-전류 곡선은, 상기 비휘발성 메모리 셀에 인히빗 전압이 인가됨에 따라 상기 저항 변화막에 인히빗 전류가 흐르고 상기 저항 변화막의 저항이 변하지 않는 제1 구간과, 상기 비휘발성 메모리 셀에 스위칭 전압이 인가됨에 따라 상기 저항 변화막에 스위칭 전류가 흐르고 상기 저항 변화막의 저항이 변하는 제2 구간을 포함하고,
    상기 스위칭 전류와 상기 인히빗 전류는 다음의 수학식을 만족하는 비휘발성 메모리 장치.
    <수학식>
    인히빗 전류×(n-1) < 스위칭 전류
  28. 제 27항에 있어서,
    상기 제1 구간에서의 상기 저항 변화막의 저항 값은 상기 제2 구간에서의 상기 저항 변화막의 최대 저항 값보다 큰 비휘발성 메모리 장치.
  29. 제 27항에 있어서,
    상기 스위칭 전압은 상기 인히빗 전압보다 큰 비휘발성 메모리 장치.
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