KR20140040830A - 메모리 셀 구조들 - Google Patents

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Abstract

본 개시 내용은 메모리 셀 구조들 및 이를 형성하는 방법을 포함한다. 하나의 이러한 메모리 셀은 제 1 전극의 하부 표면에 대하여 90도 미만으로 각도 형성된 측벽들을 갖는 제 1 전극과, 제 2 전극의 전극 컨택 부분을 포함하고, 제 1 전극의 하부 표면에 대하여 90도 미만으로 각도 형성된 측벽들을 가지며, 제 2 전극은 제 1 전극의 상부에 있는 제 2 전극과, 제 1 전극 및 제 2 전극의 전극 컨택 부분 사이의 저장 소자(storage element)를 포함한다.

Description

메모리 셀 구조들{MEMORY CELL STRUCTURES}
본 개시 내용은 일반적으로 반도체 메모리 장치들 및 방법들에 관한 것으로, 더욱 구체적으로, 메모리 셀 구조들 및 이를 형성하기 위한 방법들에 관한 것이다.
메모리 장치들은 컴퓨터들 또는 다른 전자 장치들 내의 내부의 반도체 집적 회로들로서 전형적으로 제공된다. 그 중에서도, 랜덤-액세스 메모리(RAM : random-access memory), 판독전용 메모리(ROM : read only memory), 동적 랜덤 액세스 메모리(DRAM : dynamic random access memory), 동기식 동적 랜덤 액세스 메모리(SDRAM : synchronous dynamic random access memory), 플래쉬 메모리(flash memory), 상변화 랜덤 액세스 메모리(PCRAM : phase change random access memory), 스핀 토크 전달 랜덤 액세스 메모리(STTRAM : spin torque transfer random access memory), 저항성 랜덤 액세스 메모리(RRAM : resistive random access memory), 자기저항성 랜덤 액세스 메모리(MRAM : magnetoresistive random access memory; 자기적 랜덤 액세스 메모리(magnetic random access memory)라고도 지칭됨), 전도성-브릿징 랜덤 액세스 메모리(CBRAM : conductive-bridging random access memory)를 포함하는 다수의 상이한 유형들의 메모리가 있다.
메모리 장치들은 높은 메모리 밀도들, 높은 신뢰성, 및 낮은 전력 소비를 필요로 하는 넓은 범위의 전자 응용들에 대하여 비-휘발성(non-volatile) 메모리로서 사용된다. 비-휘발성 메모리는 그 중에서도, 개인용 컴퓨터, 휴대용 메모리 스틱, 고체 상태 드라이브(SSD : solid state drive), 개인 정보 단말(PDA : personal digital assistant), 디지털 카메라, 셀룰러 전화, 휴대용 음악 플레이어, 예를 들어, MP3 플레이어, 영화 플레이어, 및 다른 전자 장치들에서 이용될 수 있다. 기본 입력/출력 시스템(BIOS : basic input/output system)과 같은 프로그램 코드 및 시스템 데이터는 비-휘발성 메모리 장치들 내에 전형적으로 저장된다.
RRAM, PCRAM, MRAM, STTRAM 및 CBRAM과 같은 다수의 메모리 장치들은 예컨대, 2-단자 교차점 아키텍처(two-terminal cross-point architecture)로 조직된 메모리 셀들의 어레이(array)들을 예를 들어 포함할 수 있다. 2-단자 교차점 아키텍처인 메모리 셀들의 어레이들은 메모리 셀 재료 사이에 평면 표면들을 가지는 전극들을 포함할 수 있다. 필라멘트-유형(filamentary-type) 메모리 장치, 예를 들어, RRAM 및/또는 CBRAM에 대하여, 전극들의 평면 표면들이 메모리 셀 재료에 걸쳐 실질적으로 균일한 전기장(electric field)을 제공하므로, 전극들의 평면 표면들 사이의 메모리 셀의 활성 영역의 위치는 가변적일 수 있다.
도 1은 메모리 셀들의 어레이의 일부분을 예시하는 블록도이다.
도 2는 본 개시 내용의 하나 이상의 실시예들에 따라 메모리 셀들의 어레이의 일부분을 예시한다.
도 3은 본 개시 내용의 하나 이상의 실시예들에 따라 메모리 셀들의 어레이의 일부분을 예시한다.
도 4a 내지 도 4c는 본 개시 내용의 하나 이상의 실시예들에 따라 메모리 셀의 일부분을 예시한다.
본 개시 내용은 메모리 셀 구조들 및 이를 형성하는 방법을 포함한다. 하나의 이러한 메모리 셀은 제 1 전극의 하부 표면에 대하여 90도 미만으로 각도 형성된 측벽들을 갖는 제 1 전극과, 제 2 전극의 전극 컨택 부분을 포함하고, 제 1 전극의 하부 표면에 대하여 90도 미만으로 각도 형성된 측벽들을 가지며, 제 2 전극은 제 1 전극의 상부에 있는 제 2 전극과, 제 1 전극 및 제 2 전극의 전극 컨택 부분 사이의 저장 소자(storage element)를 포함한다.
하나 이상의 실시예들에서, 제 1 전극의 하부 표면에 대하여 90도 미만으로 각도 형성된 측벽들을 가지는 제 1 전극과, 제 1 전극의 하부 표면에 대하여 90도 미만으로 각도 형성된 측벽들을 가지는 제 2 전극의 전극 컨택 부분을 갖는 메모리 셀은 제 1 전극의 무뎌진 피크 및 제 2 전극의 전극 컨택 부분의 포인트(point) 사이에 위치결정된 그 필라멘트 핵생성의 위치를 가질 수 있다.
본 개시 내용의 다음의 상세한 설명에서는, 그 일부를 형성하는 첨부한 도면들로서, 개시 내용의 다수의 실시예들이 어떻게 실시될 수 있는지가 예로서 도시되어 있는 첨부한 도면들에 대해 참조된다. 이 실시예들은 당업자들이 이 개시 내용의 실시예들을 실시하는 것을 가능하게 할 정도로 충분히 상세하게 설명되어 있고, 다른 실시예들이 사용될 수 있고, 본 개시 내용의 범위로부터 이탈하지 않으면서 프로세스, 전기적, 및/또는 구조적 변경들이 행해질 수 있다는 것을 이해해야 한다.
본 명세서에서 이용되는 바와 같이, "다수의" 무엇가는 하나 이상의 이러한 사물들을 지칭할 수 있다. 예를 들어, 다수의 메모리 장치들은 하나 이상의 메모리 장치들을 지칭할 수 있다. 추가적으로, 본 명세서에서 특히, 도면들 내의 참조 번호들에 대해 이용된 바와 같은 지시자 "N" 및 "M"은 그렇게 지정된 다수의 특정한 특징이 본 개시 내용의 다수의 실시예들과 함께 포함될 수 있단느 것을 나타낸다.
본 명세서의 도면들은 첫 번째 숫자 또는 숫자들이 도면 번호에 대응하고 나머지 숫자들은 도면의 소자 또는 구성요소를 식별하는 번호부여 관례를 따른다. 상이한 도면들 사이의 유사한 소자들 또는 부품들은 유사한 숫자들의 이용에 의해 식별될 수 있다. 예를 들어, 208은 도 2의 소자 "08"을 참조할 수 있고, 유사한 소자가 도 3에서 308로서 참조될 수 있다. 인식되는 바와 같이, 본 명세서의 다양한 실시예들에서 도시된 소자들은 본 개시 내용의 다수의 추가적인 실시예들을 제공하도록 추가, 교환, 및/또는 제거될 수 있다. 또한, 인식되는 바와 같이, 도면들에서 제공된 소자들의 비율 및 상대적 축척은 본 개시 내용의 실시예들을 예시하는 것으로 의도된 것이고, 제한하는 의미로서 받아들여지지 않아야 한다.
도 1은 메모리 셀들의 어레이(100)의 일부분을 예시하는 블록도이다. 도 1에 예시된 예에서, 어레이(100)는 제 1 개수의 전도성 라인들(130-0, 130-1, ..., 130-N) 예를 들어, 본 명세서에서 워드 라인(word line)들로서 지칭될 수 있는 액세스 라인(access line)들, 및 제 2 개수의 전도성 라인들(120-0, 120-1, ..., 120-M) 예를 들어, 본 명세서에서 비트 라인(bit line)들로서 지칭될 수 있는 데이터 라인들을 포함하는 교차점 어레이(cross-point array)이다. 예시된 바와 같이, 워드 라인들(130-0, 130-1, ..., 130-N)은 서로에 대해 실질적으로 평행하고, 서로에 대해 실질적으로 평행한 비트 라인들(120-0, 120-1, ..., 120-M)에 대해 실질적으로 직교하지만; 실시예들은 그렇게 제한되지 않는다.
어레이(100)의 메모리 셀들은 도 2, 도 3, 도 4a, 도 4b 및 도 4c와 관련하여 설명된 것들과 같은 메모리 셀들일 수 있다. 이 예에서, 메모리 셀은 워드 라인들(130-0, 130-1, ..., 130-N) 및 비트 라인들(120-0, 120-1, ..., 120-M)의 교차 지점들의 각각에 위치되고, 메모리 셀들은 예를 들어, 메모리 셀들에 대한 전극들로서 특정한 워드 라인(130-0, 130-1, ..., 130-N) 및 비트 라인(120-0, 120-1, ..., 120-M)을 갖는 2-단자 아키텍처에서 기능할 수 있다.
메모리 셀들은 예를 들어, 메모리 셀들의 다른 유형들 중에서 저항 가변 메모리 셀들, 예를 들어, RRAM 셀들, CBRAM 셀들, PCRAM 셀들, 및/또는 STT-RAM 셀들일 수 있다. 저장 소자(125)는 저장 소자 재료 및/또는 선택 장치, 예를 들어, 액세스 장치(access device)를 포함할 수 있다. 저장 소자(125)의 저장 소자 재료 부분은 메모리 셀의 프로그램가능 부분, 예를 들어, 다수의 상이한 데이터 상태들로의 프로그램가능한 부분을 포함할 수 있다. 액세스 장치는 그 중에서도, 다이오드 또는 비-오믹 장치(NOD : non-ohmic device)일 수 있다. 예를 들어, 저항 가변 메모리 셀들에서는, 저장 소자가 예를 들어, 인가되는 프로그래밍 전압 및/또는 전류 펄스들에 응답하여 특정한 데이터 상태들에 대응하는 특정한 레벨들로 프로그램가능한 저항을 가지는 메모리 셀의 부분을 포함할 수 있다. 저장 소자는 저장 소자의 가변 저항 저장 소자 재료 부분을 집합적으로 포함하는 하나 이상의 재료들을 포함할 수 있다. 예를 들어, 재료들은 금속 이온 소스 층(metal ion source layer), 산소 게터링(oxygen gettering), 예를 들어, 소스 층, 그리고 활성 스위칭 층으로서, 고체 상태 전해액, 칼코게나이드(chalcogenide), 전이 금속 옥사이드 재료, 또는 2개 이상의 금속들, 예를 들어, 전이 금속들, 알칼리 토금속(alkaline earth metal)들, 및/또는 희토류 금속(rare earth metal)들을 갖는 혼합 원자가(mixed valence) 옥사이드와 같은 활성 스위칭 층 중의 적어도 하나를 포함할 수 있다. 실시예들은 메모리 셀들의 저장 소자들(125)과 연관된 특정한 저항 가변 재료 또는 재료들로 제한되지 않는다. 예를 들어, 저항 가변 재료는 다양한 도핑된 또는 도핑되지 않은 재료들로 이루어진 칼코게나이드일 수 있다. 저장 소자들을 형성하기 위해 이용될 수 있는 저항 가변 재료들의 다른 예들은 그 중에서도, 이원계 금속 옥사이드(binary metal oxide) 재료들, 초거대 자기저항(colossal magnetoresistive) 재료들, 및/또는 다양한 폴리머 기반 저항 가변 재료들을 포함한다.
동작 시에, 어레이(100)의 메모리 셀들은 선택된 워드 라인들(130-0, 130-1, ..., 130-N) 및 비트 라인들(120-0, 120-1, ..., 120-M)을 통해 메모리 셀들의 양단에 전압 예를 들어, 기록 전압을 인가함으로써 프로그램될 수 있다. 메모리 셀들 양단의 전압 펄스들의 폭 및/또는 크기는 예를 들어, 저장 소자의 저항 레벨을 조절함으로써 메모리 셀들을 특정한 데이터 상태들로 프로그램하기 위하여 조절, 예를 들어, 변동될 수 있다.
감지, 예를 들어, 판독 동작은 각각의 셀이 결합되는 선택된 워드 라인(130-0, 130-1, ..., 130-N)에 인가된 특정한 전압에 응답하여 각각의 메모리 셀에 대응하는 예를 들어, 비트 라인(120-0, 120-1, ..., 120-M) 상에서 전류를 감지함으로써 메모리 셀의 데이터 상태를 결정하기 위해 이용될 수 있다. 또한, 감지 동작들은 선택된 셀의 데이터 상태를 감지하기 위하여 선택되지 않은 워드 라인들 및 비트 라인들을 특정한 전압들로 바이어스(bias)하는 것을 포함할 수 있다.
도 2는 본 개시 내용의 하나 이상의 실시예들에 따라 메모리 셀들의 어레이의 일부분을 예시한다. 도 2의 메모리 셀들의 어레이는 도 1에 예시된 어레이(100)와 같은 어레이일 수 있다. 도 2에 예시된 바와 같이, 전극 재료(204)는 기판 재료(201) 상에 형성된다. 기판 재료(201)는 다양한 다른 기판 재료들 중에서도, 반도체 재료, 예를 들어, 실리콘(silicon)일 수 있다. 전극 재료(204)는 다양한 다른 전도성 재료들 중에서도, 구리 및/또는 텅스텐과 같은 전도성 재료일 수 있다. 전극 재료(204)는 하부 전극, 예를 들어, 전도성 라인, 예를 들어, 도 1에 도시된 워드 라인들(130-0 내지 130-N)과 같은 액세스 라인 또는 비트 라인들(120-0 내지 120-M)과 같은 데이터 라인일 수 있다. 전극 재료(204)는 그 안에 다수의 밸리(valley)들을 형성하기 위하여 식각될 수 있다. 전극 재료(204) 내의 밸리들은 예를 들어, 플라즈마 식각 및/또는 습식 식각 공정과 같은 등방성 식각 공정(isotropic etching process)을 이용하여 형성될 수 있다. 전극 재료(204) 내의 밸리들은 전극 재료(204)의 평면 하부 표면에 대하여 예를 들어, 90°미만의 각도인 비-수직형(non-vertical) 측벽들을 가진다. 하나 이상의 실시예들에서, 측벽들은 적어도 10도 및 80도 사이의 각도를 가질 수 있다. 하나 이상의 실시예들에서, 측벽들은 약 30도 및 약 60도 사이의 각도를 가질 수 있다. 하나 이상의 실시예들에서, 측벽들은 실질적으로 비-수직형이면서 볼록형(convex) 및/또는 오목형(concave)일 수 있다. 실시예들은 전극(204)의 측벽들에 대한 특정한 비-수직형 각도로 제한되지 않는다. 또한, 밸리들을 그 안에 형성하기 위한 전극 재료(204)의 식각은 전극들(204)을 서로로부터 격리할 수 있다.
하나 이상의 실시예들에서, 컨택 재료(204) 내의 밸리들은 유전체 재료(202)로 충전될 수 있다. 유전체 재료(202)는 다양한 다른 유전체 재료들 중에서도, 실리콘 나이트라이드(silicon nitride)(Si3N4) 또는 실리콘 옥사이드(silicon oxide)(SiOx)와 같은 유전체 옥사이드 또는 나이트라이드일 수 있다. 도 2에 도시된 예에서, 유전체 재료(202) 및 전극 재료(204)는 평탄화되어, 유전체 재료(202) 및 전극 재료(204)의 평면 표면을 형성한다. 전극 재료(204)의 표면을 평탄화하는 것은 전극들(204)의 단면들이 사다리꼴 단면 형상을 가지는 것으로 귀착될 수 있고, 전극(204)은 그 사이의 각각의 밸리 내에 형성된 유전체 재료(202)에 의해 분리된다. 도 2에 예시되지 않았지만, 전극들(204)은 예를 들어, 페이지(page) 내부의 방향에서 전도성 라인들을 형성한다.
하나 이상의 실시예들에서, 저장 소자 재료(206)는 유전체 재료(202) 및 전극 재료(204)의 평탄화된 표면 상부에 형성될 수 있다. 전극 재료(204)는 컨택 부분(207)을 포함한다. 전극 재료의 컨택 부분(207)은 저장 소자 재료(206)와 계면을 이루고 컨택할 수 있다. 저장 소자 재료(206)는 예를 들어, 원자층 증착(ALD : atomic layer deposition) 및/또는 화학 기상 증착(CVD : chemical vapor deposition)과 같은 증착 공정을 이용하여 형성될 수 있다. 저장 소자 재료(206)는 2개 이상의 금속들, 예를 들어, 전이 금속들, 알칼리 토금속들, 및/또는 희토류 금속들을 포함하는 전이 금속 옥사이드 재료 또는 페로브스카이트(perovskite)와 같은 예를 들어, 하나 이상의 저항 가변 재료들을 포함할 수 있다. 실시예들은 특정한 저항 가변 재료로 제한되지 않는다.
유전체 재료(212)는 저장 소자 재료(206) 상부에 형성될 수 있다. 유전체 재료(212)는 예를 들어, 실리콘 나이트라이드(Si3N4) 또는 실리콘 옥사이드(SiOx)와 같은 유전체 옥사이드 또는 나이트라이드일 수 있다. 재료(212)는 그 안에 밸리들을 형성하기 위해 식각될 수 있다. 재료(212) 내의 밸리들은 예를 들어, 플라즈마 식각 및/또는 습식 식각 공정과 같은 등방성 식각 공정을 이용하여 형성될 수 있다. 식각 공정은 저장 소자 재료(206)까지 아래로 식각하는 선택적 식각 공정일 수 있다. 유전체 재료(212) 내의 밸리들의 측벽들은 기판의 하부 평면 표면 및/또는 전극 재료(204)의 하부 표면에 대하여 예를 들어, 90°미만의 각도인 비-수직형이고, 직선형, 볼록형, 및/또는 오목형일 수 있다.
도 2에 예시된 바와 같이, 전극(208)의 전극 컨택 부분(210)은 유전체 재료(212) 내에 형성된 밸리들 내에 형성될 수 있다. 이와 같이, 전극(208)의 전극 컨택 부분(210)은 유전체 재료(212) 내에 형성된 밸리들의 측벽들에 의해 정의된 측벽들을 가진다. 전극(208)의 전극 컨택 부분(210)은 물리 기상 증착(PVD : physical vapor deposition), CVD, 및/또는 ALD와 같은 증착 공정을 통해 형성될 수 있다. 실시예들은 특정한 컨택 재료로 제한되지 않는다. 하나 이상의 실시예들에서, 컨택 재료(210)는 전극 재료(208)와 동일한 재료로 구성될 수 있다. 하나 이상의 실시예들에서, 컨택 재료(210)는 전극 재료(208)의 재료와는 상이한 재료로 구성될 수 있다. 예를 들어, 컨택 재료(210)는 은 설파이드(silver sulfide) 및/또는 구리 텔루라이드(copper telluride)와 같은 금속 이온 소스 재료일 수 있는 반면, 전극 재료(208)는 텅스텐 및/또는 구리일 수 있다. 컨택 재료(210) 및 전극 재료(208)가 상이한 재료들인 하나 이상의 실시예들에서는, 접착 및/또는 확산 장벽을 제공하기 위하여 210 및 208(예시되지 않음) 사이에 적어도 하나의 삽입층, 예를 들어, TaN이 포함될 수 있다.
전극 재료(208)는 전극 재료(212) 내에 형성된 밸리들의 나머지 부분, 예를 들어, 전극 컨택 부분(210)과 컨택하기 위하여 전극(208)의 전극 컨택 부분(210)에 의해 충전되지 않고 남겨진 부분들 내에 형성될 수 있다. 전극 재료(208)는 예를 들어, 구리 및/또는 텅스텐과 같은 전도성 재료일 수 있다. 전극 재료(208)는 상부 전극, 예를 들어, 전도성 라인, 예를 들어, 도 1에 도시된 워드 라인들(130-0 내지 130-N)과 같은 액세스 라인 또는 비트 라인들(120-0 내지 120-M)과 같은 데이터 라인일 수 있다. 밸리들 내에 형성된 전극 재료(208) 및 유전체 재료(212)는 유전체 재료(212) 내에 형성된 각각의 밸리 내의 전극 재료(208)를 격리하기 위하여 평탄화, 예를 들어, 에치백(etch back)될 수 있다. 유전체 재료(212) 내에 형성된 밸리들은 예를 들어, 전극들(204 및 208)이 비-평행(non-parallel)이 되도록, 전극 재료(204) 내에 형성된 밸리들에 대해 비-평행인 방위(orientation)를 가진다. 하나 이상의 실시예들에서, 전극들(204 및 208)은 직교한다.
도 2에 예시된 실시예에 따른 메모리 셀들은 이전의 메모리 셀들, 예를 들어, CBRAM 및/또는 RRAM 셀들에 비해, 필라멘트 핵생성의 위치에 대한 감소된 가변성을 제공할 수 있다. 예를 들어, 필라멘트 핵생성의 위치는 각각의 전극(204)의 무뎌진 피크 및 각각의 전극 컨택 부분(210)의 포인트 사이에 위치결정될 수 있다. 즉, 필라멘트 핵생성의 위치는 전극(208)의 전극 컨택 부분(210)의 포인트 및 전극 재료(204)의 무뎌진 피크 사이이고, 이것은 예를 들어, 2개의 평면 표면들 사이의 어딘가에 필라멘트 핵생성의 위치를 가지는 메모리 셀보다 덜 가변적이다. 또한, 전극(208)의 전극 컨택 부분(210)의 포인트 및 전극 재료(204)의 무뎌진 피크는 저장 소자 재료(206) 내에 전기장을 집중시킬 수 있어서, 도 2의 메모리 셀과 연관된 형성 전압은 평면 표면들을 갖는 전극들을 가지는 메모리 셀에 대한 형성 전압보다 더 작다.
도 3은 본 개시 내용의 하나 이상의 실시예들에 따라 메모리 셀들의 어레이의 일부분을 예시한다. 도 3의 메모리 셀들의 어레이는 도 1에 예시된 어레이(100)와 같은 어레이일 수 있다. 도 3에 예시된 바와 같이, 전극 재료(304)는 기판(301) 상에 형성될 수 있다. 기판 재료(301)는 다양한 다른 기판 재료들 중에서도, 실리콘과 같은 기판 재료일 수 있다. 전극 재료(304)는 다양한 다른 전도성 재료들 중에서도, 구리 및/또는 텅스텐과 같은 전도성 재료일 수 있다. 전극 재료(304)는 하부 전극, 예를 들어, 전도성 라인, 예를 들어, 도 1에 도시된 워드 라인들(130-0 내지 130-N)과 같은 액세스 라인 또는 비트 라인들(120-0 내지 120-M)과 같은 데이터 라인일 수 있다. 전극 재료(304)는 그 안에 다수의 밸리들을 형성하기 위하여 식각될 수 있다. 전극 재료(304) 내의 밸리들은 예를 들어, 플라즈마 식각 및/또는 습식 식각 공정과 같은 일반적으로 등방성 식각 공정을 이용하여 형성될 수 있다. 전극 재료(304) 내의 밸리들은 전극 재료(304)의 평면 하부 표면에 대하여 예를 들어, 90°미만의 각도인 비-수직형 측벽들을 가진다. 하나 이상의 실시예들에서, 측벽들은 적어도 10도 및 80도 사이의 각도를 가질 수 있다. 하나 이상의 실시예들에서, 측벽들은 약 30도 및 약 60도 사이의 각도를 가질 수 있다. 실시예들은 전극(304)의 측벽들에 대한 특정한 비-수직형 각도로 제한되지 않는다. 또한, 밸리들을 그 안에 형성하기 위한 전극 재료(304)의 식각은 전극들(304)을 서로로부터 격리할 수 있다.
하나 이상의 실시예들에서, 전극 재료(304) 내의 밸리들은 유전체 재료(302)로 충전될 수 있다. 유전체 재료(302)는 다양한 다른 유전체 재료들 중에서도, 실리콘 나이트라이드(Si3N4) 또는 실리콘 옥사이드(SiOx)와 같은 유전체 옥사이드 또는 나이트라이드일 수 있다. 도 3에 도시된 예에서, 유전체 재료(302)는 전극 재료(304)의 피크들을 노출하기 위하여 식각될 수 있다. 유전체 재료(302)는 예를 들어, 플라즈마 식각 및/또는 물리적 스퍼터링(physical sputtering)과 같은 이방성 식각 공정(anisotropic etching process)을 이용하여 식각될 수 있다. 식각 공정은 유전체 재료(302)만을 식각하는 선택적 식각 공정일 수 있다. 전극 재료(304)를 식각하는 것은 전극들(304)의 단면들이 3각형 단면 형상을 가지는 것으로 귀착될 수 있다. 전극 재료(304)를 식각하는 것은 전극 재료(304) 내에 3각형 형상의 단면들을 형성하는 것을 포함할 수 있고, 전극 재료의 각각의 실질적으로 3각형 형상 부분은 그 사이의 각각의 밸리 내에 형성된 유전체 재료(302)에 의해 분리된다. 도 3에 예시되지 않았지만, 전극들(304)은 예를 들어, 페이지 내부의 방향에서 전도성 라인들을 형성한다.
하나 이상의 실시예들에서, 저장 소자 재료(306)는 전극 재료(304) 및 유전체 재료(302) 상부에 형성될 수 있다. 저장 소자 재료(306)는 예를 들어, 원자층 증착(ALD) 및/또는 화학 기상 증착(CVD)과 같은 증착 공정을 이용하여 형성될 수 있다. 전극 재료(304)는 컨택 부분(307)을 포함한다. 전극 재료(307)의 컨택 부분은 저장 소자 재료(306)와 계면을 이룰 수 있다. 저장 소자 재료(306)는 전극 재료(304)의 피크들 상에 형성되고, 저장 소자 재료(306)를 형성하기 위해 이용된 등각 공정(conformal process)은 저장 소자 재료(306)가 전극 재료(304)의 피크들 상부에 형성되는 피크들을 포함하게 할 수 있다. 저장 소자 재료(306)는 전이 금속 옥사이드 재료 또는 칼코게나이드 재료로 구성된 고체 상태 전해액과 같은 예를 들어, 하나 이상의 저항 가변 재료들을 포함할 수 있다. 실시예들은 특정한 저항 가변 재료로 제한되지 않는다.
유전체 재료(312)는 저장 소자 재료(306) 상부에 형성될 수 있다. 유전체 재료(312)는 예를 들어, 실리콘 나이트라이드(Si3N4) 또는 실리콘 옥사이드(SiOx)와 같은 유전체 옥사이드 또는 나이트라이드일 수 있다. 유전체 재료(312)는 밸리들을 그 안에 형성하기 위해 식각될 수 있다. 유전체 재료(312) 내의 밸리들은 예를 들어, 플라즈마 식각 및/또는 습식 식각 공정과 같은 등방성 식각 공정을 이용하여 형성될 수 있다. 식각 공정은 저장 소자 재료(306)까지 아래로 식각하는 선택적 식각 공정일 수 있다. 유전체 재료(312) 내의 밸리들의 측벽들은 유전체 재료(312)의 하부 평면 표면 및/또는 전극 재료(304)의 하부 표면에 대하여 예를 들어, 90°미만의 각도인 비-수직형이다.
도 3에 예시된 바와 같이, 전극(308)의 전극 컨택 부분(310)은 유전체 재료(312) 내에 형성된 밸리들 내에 형성될 수 있다. 이와 같이, 전극(308)의 전극 컨택 부분(310)은 저장 소자 재료(306)의 피크들 상에 형성될 수 있다. 저장 소자 재료(306)의 피크들은 새들(saddle)들로서 작동할 수 있고, 전극(308)의 전극 컨택 부분(310)은 피크들 상에 형성된다. 전극(308)의 전극 컨택 부분(310)은 유전체 재료(312) 내에 형성된 밸리들의 측벽들에 의해 정의된 측벽들을 가질 수 있다. 전극 컨택 재료는 PVD, CVD, 및/또는 ALD를 이용하여 형성할 수 있다. 다양한 실시예들에서, 전극(308)의 전극 컨택 부분(310)은 PVD를 통해 형성된 CuTe일 수 있다. 그러나, 실시예들은 특정한 컨택 재료로 제한되지 않는다.
전극 재료(308)는 유전체 재료(312) 내에 형성된 밸리들의 나머지 부분, 예를 들어, 전극 컨택 부분(310)을 컨택하기 위하여 전극(308)의 전극 컨택 부분(310)에 의해 충전되지 않고 남겨진 부분 내에 형성될 수 있다. 전극 재료(308)는 예를 들어, 구리 및/또는 텅스텐과 같은 전도성 재료일 수 있다. 전극 재료(308)는 상부 전극, 예를 들어, 전도성 라인, 예를 들어, 도 1에 도시된 워드 라인들(130-0 내지 130-N)과 같은 액세스 라인 또는 비트 라인들(120-0 내지 120-M)과 같은 데이터 라인일 수 있다. 밸리 내에 형성된 전극 재료(308) 및 유전체 재료(312)는 유전체 재료(312) 내에 형성된 각각의 밸리 내의 전극 재료(308)를 격리하기 위하여, 평탄화, 예를 들어, 연마 및/또는 에치백될 수 있다. 유전체 재료(312) 내에 형성된 밸리들은 예를 들어, 전극들(304 및 308)이 직교하도록 전극 재료(304) 내에 형성된 밸리들에 대해 직교하는 방위를 가질 수 있다.
도 3에 예시된 실시예에 따른 메모리 셀들은 이전의 메모리 셀들, 예를 들어, CBRAM 및/또는 RRAM 셀들에 비해 필라멘트 핵생성의 위치에 대해 감소된 가변성을 제공할 수 있다. 예를 들어, 필라멘트 핵생성의 위치는 저장 소자 재료(306)의 피크 상에 형성된 전극(308)의 전극 컨택 부분(310) 및 전극 재료(304)의 피크 사이에서 위치결정될 수 있다. 즉, 필라멘트 핵생성의 위치는 저장 소자 재료(306)의 피크에 결합된 전극(308)의 전극 컨택 부분(310) 및 전극 재료(304)의 피크 사이이고, 이것은 예를 들어, 2개의 평면 표면들 사이에 필라멘트 핵생성의 위치를 가지는 메모리 셀보다 덜 가변적이다. 또한, 저장 소자 재료(306)의 피크에 결합된 전극(308)의 전극 컨택 부분(310) 및 전극 재료(304)의 피크는 저장 소자 재료(306) 내에 전기장을 집중시킬 수 있어서, 도 3의 메모리 셀에 대한 형성 전압은 평면 표면들을 갖는 전극들을 가지는 메모리 셀과 연관된 형성 전압보다 더 작다.
도 4a 내지 도 4c는 본 개시 내용의 하나 이상의 실시예들에 따라 메모리 셀의 일부분을 예시한다. 도 4a는 본 개시 내용의 하나 이상의 실시예들에 따른 메모리 셀의 일부분의 블록도이다. 도 4a는 메모리 셀의 전극(404)을 예시한다. 전극(404)은 메모리 셀의 하부 전극일 수 있다. 다수의 실시예들에서, 전극(404)은 새들 영역(saddle region)(405)을 포함한다. 새들 영역(405)은 예를 들어, 새들 형상을 가지도록 전극(404)의 표면들로부터 오목해져 있는 면적을 포함한다. 새들 영역(45)은 전극(404)을 식각함으로써 형성될 수 있다. 새들 영역(405)을 형성하기 위한 전극(404)의 식각은 예를 들어, 플라즈마 및/또는 습식 화학 식각 공정들을 이용하여 행해질 수 있다. 새들 영역(405)은 식각되어 있는 전극(404)의 부분의 사전-식각된(pre-etched) 표면적보다 더 큰 표면적을 포함할 수 있다.
도 4b는 본 개시 내용의 하나 이상의 실시예들에 따른 메모리 셀의 일부분의 블록도이다. 도 4b는 새들 영역(405) 내에 형성된 저장 소자 재료(406)를 갖는 도 4a의 전극(404)을 예시한다. 저장 소자 재료(406)는 균일한 두께이고, 도 4a와 연관되어 위에서 설명된 식각 공정 동안에 정의되었던 새들 영역(405)의 표면적 상부에서 전극(404)과 등각 컨택(conformal contact)을 행한다. 저장 소자 재료(406)와 컨택하는 새들 영역(405)의 부분의 표면적은 대응하는 평면 교차점 장치의 면적인, 새들 영역 아래의 전극(404)의 하부의 표면의 표면적보다 더 크다. 저장 소자 재료(406)와 컨택하는 새들 영역(405)의 부분의 계면 면적은 저장 소자의 투영된 면적의 풋프린트(footprint)보다 더 크다. 저장 소자의 투영된 면적의 풋프린트는 전극(404)의 폭(411) 및 전극(408)의 폭(413)을 곱함으로써 정의될 수 있다.
도 4c는 본 개시 내용의 하나 이상의 실시예들에 따른 메모리 셀의 일부분의 블록도이다. 도 4c에는, 전극(408)이 예시되어 있다. 전극(408)은 상부 전극일 수 있고, 도 4b에 도시된 전극(404)의 새들 영역(405) 내에 형성된 재료(406) 상부에 형성될 수 있다. 이와 같이, 전극(408)은 공제(subtractive) 및/또는 다마신(damascene) 처리를 통해 새들 영역(405) 및 등각 저장 소자 재료(406) 상부에 등각으로 형성된다. 이와 같이, 전극(408)은 반전된 새들 영역(409)을 포함한다. 전극(408)이 전극(404) 상에 놓일 때, 409의 표면적은 저장 소자 재료(406)의 외부 표면적과 접촉할 수 있다. 전극(408)은 전극(408)이 전극(404) 위에 놓일 때, 전극(408)의 하부 표면이 전극(404)의 상부 표면 아래에 있도록 구성될 수 있다. 저장 소자 재료(406)의 표면적은 평면형 장치(planar device)의 면적과 대응하는, 새들 영역 아래의 전극(404)의 하부의 표면의 표면적보다 더 크다. 전극(408)은 전극(404) 및 저장 소자 재료(406) 상에 놓일 수 있어서, 전극(408)은 전극(404)에 대해 비-평행하게 배향된다.
도 4a 내지 도 4c에 예시된 실시예에 따라 형성된 메모리 셀들은 전극들 및 저장 소자 재료 사이의 컨택에 대한 평면 표면적을 가지는 메모리 셀들에 비해, 전극들 및 저장 소자 재료 사이, 예를 들어, 전극들(406 및 408) 및 저장 소자 재료(406) 사이의 컨택의 더 큰 표면을 가진다. 평면 교차점 메모리 셀들에 비해, 새들 교차점에 의해 제공된 메모리 셀들 내의 전극들 및 저장 소자 재료 사이의 컨택의 더 큰 표면적은 다른 장점들 중에서도, 주어진 기술 노드에 대하여, 그리고 면적 분산된 스위칭 메커니즘(area distributed switching mechanism)을 갖는 RRAM 장치들에 대하여 더 큰 신호-대-잡음 비율(signal-to-noise ratio), 예를 들어, 감지 마진(sense margin)을 제공할 수 있다.
결론
본 개시 내용은 메모리 셀 구조들 및 이를 형성하는 방법을 포함한다. 하나의 이러한 메모리 셀은 제 1 전극의 하부 표면에 대하여 90도 미만으로 각도 형성된 측벽들을 갖는 제 1 전극과, 제 2 전극의 전극 컨택 부분을 포함하고, 제 1 전극의 하부 표면에 대하여 90도 미만으로 각도 형성된 측벽들을 가지며, 제 2 전극은 제 1 전극의 상부에 있는 제 2 전극과, 제 1 전극 및 제 2 전극의 전극 컨택 부분 사이의 저장 소자(storage element)를 포함한다.
특별한 실시예들이 본 명세서에서 예시 및 설명되었지만, 당업자들은 동일한 결과들을 달성하기 위해 계산된 배치가 도시된 특정 실시예들과 대체될 수 있다는 것을 인식할 것이다. 이 개시 내용은 본 개시 내용의 다수의 실시예들의 개조들 또는 변형들을 커버하도록 의도된 것이다. 상기 설명은 한정적인 방식이 아니라 예시적인 방식으로 행해졌다는 것을 이해해야 한다. 상기 실시예들의 조합 및 본 명세서에서 특별히 설명되지 않은 다른 실시예들은 상기 설명을 검토한 후에 당업자들에게 명백할 것이다. 본 개시 내용의 다수의 실시예들의 범위는 상기 구조들 및 방법들이 이용되는 다른 응용들을 포함한다. 그러므로, 본 개시 내용의 다수의 실시예들의 범위는 이러한 청구항들에 대해 자격이 부여되는 등가물들의 전체 범위와 함께, 첨부된 청구항들을 참조하여 결정되어야 한다.
상기한 상세한 설명에서는, 일부 특징들이 개시 내용을 간소화하기 위하여 단일 실시에에서 함께 그룹화된다. 이 개시 내용의 방법은 본 개시 내용의 개시된 실시예들이 각각의 청구항에서 명시적으로 언급되는 것보다 더 많은 특징들을 이용해야 한다는 취지를 반영하는 것으로 해독되지 않아야 한다. 오히려, 다음의 청구항들이 반영하는 바와 같이, 발명의 요지는 단일의 개시된 실시예의 모든 특징들보다는 더 적다. 따라서, 다음의 청구항들은 이로써 상세한 설명 내부에 통합되고, 각각의 청구항은 별개의 실시예로서 독립되어 있다.

Claims (34)

  1. 제 1 전극의 하부 표면에 대하여 90도 미만으로 각도 형성된 측벽들을 가지는 제 1 전극;
    제 2 전극의 전극 컨택 부분을 포함하고, 상기 제 1 전극의 상기 하부 표면에 대하여 90도 미만으로 각도 형성된 측벽들을 가지며, 상기 제 2 전극은 상기 제 1 전극의 상부에 있는 제 2 전극; 및
    상기 제 1 전극 및 상기 제 2 전극의 상기 전극 컨택 부분 사이의 저장 소자를 포함하는, 메모리 셀.
  2. 청구항 1에 있어서,
    상기 제 2 전극의 전극 컨택 부분은 상기 제 1 전극의 상기 하부 표면에 대하여 90도 미만으로 각도 형성된 측벽들을 가지는, 메모리 셀.
  3. 청구항 1에 있어서,
    상기 제 1 전극은 사다리꼴 단면적과, 직선형, 오목형, 또는 볼록형으로 구성되는 그룹으로부터 선택되는 측벽들을 가지는, 메모리 셀.
  4. 청구항 3에 있어서,
    상기 제 1 전극의 사다리꼴 단면적의 상부 표면은 상기 제 1 전극의 전극 컨택 부분이고, 상기 저장 소자와 컨택하고 있는, 메모리 셀.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 제 1 전극은 3각형 단면적과, 직선형, 오목형, 또는 볼록형으로 구성되는 그룹으로부터 선택되는 측벽들을 가지는, 메모리 셀.
  6. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 저장 소자는 저항 가변 재료 및 액세스 장치를 포함하는, 메모리 셀.
  7. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 전극 컨택의 측벽들은 상기 저장 소자를 향해 수렴하는, 메모리 셀.
  8. 청구항 7에 있어서,
    상기 메모리 셀의 활성 영역은 상기 제 1 전극의 정점 및 상기 제 2 전극의 상기 전극 컨택 부분의 정점 사이에 있는, 메모리 셀.
  9. 비-수직형 측벽들을 가지는 제 1 전극의 무뎌진 피크 상에 형성된 저항 가변 재료;
    상기 저항 가변 재료 상에 형성되고 그 안에 형성된 밸리(valley)를 가지는 제 1 유전체 재료; 및
    컨택이 상기 밸리에 의해 정의된 비-수직형 측벽들을 가지도록 상기 밸리 내에 형성된 제 2 전극의 컨택 부분을 포함하는, 메모리 셀.
  10. 청구항 9에 있어서,
    상기 제 2 전극의 나머지 부분은 상기 제 2 전극의 상기 나머지 부분이 상기 밸리에 의해 정의된 각도 형성된 측벽들을 가지도록 상기 밸리 내의 제 2 전극의 컨택 부분 상부에 형성되는, 메모리 셀.
  11. 청구항 9에 있어서,
    상기 제 1 전극은 하부 전극이고, 제 2 유전체 재료는 밸리 내에 형성되며, 각도 형성된 측벽들은 상기 하부 전극 및 인접한 하부 전극 사이에 형성되는, 메모리 셀.
  12. 청구항 9 내지 청구항 11 중 어느 한 항에 있어서,
    상기 제 1 전극은 하부 전극 전도체 라인인, 메모리 셀.
  13. 청구항 12에 있어서,
    상기 제 2 전극은 상기 하부 전극 전도체 라인과 비-평행인 상부 전극 전도체 라인인, 메모리 셀.
  14. 저항 가변 재료가 피크 및 각도 형성된 측벽들을 포함하도록, 각도 형성된 측벽들을 가지는 제 1 전극의 피크 상에 형성되는, 저항 가변 재료;
    상기 저항 가변 재료 상에 형성되고 그 안에 형성된 밸리를 가지는 제 1 유전체 재료; 및
    제 2 전극의 컨택 부분이 상기 밸리에 의해 정의된 각도 형성된 측벽들을 가지도록, 상기 밸리 내에 형성된 제 2 전극의 컨택 부분을 포함하는, 메모리 셀.
  15. 청구항 14에 있어서,
    상기 제 2 전극의 나머지 부분이 상기 밸리에 의해 정의된 각도 형성된 측벽들을 가지도록, 상기 제 2 전극의 상기 나머지 부분이 상기 밸리 내의 상기 컨택 상에 형성되는, 메모리 셀.
  16. 청구항 14에 있어서,
    상기 제 2 전극의 상기 컨택 부분은 상기 저항 가변 재료의 상기 피크 상에 형성되고, 상기 저항 가변 재료의 측벽들과 중첩하는, 메모리 셀.
  17. 청구항 14 내지 청구항 16 중 어느 한 항에 있어서,
    상기 제 2 전극의 상기 컨택 부분 및 상기 저항 가변 재료 사이의 컨택의 표면적은 상기 저항 가변 재료의 상기 측벽들에 의해 정의되는, 메모리 셀.
  18. 청구항 14 내지 청구항 16 중 어느 한 항에 있어서,
    상기 제 2 전극의 상기 컨택 부분의 상기 각도 형성된 측벽들은 상기 제 1 유전체 재료의 하부 표면에 대하여 약 10도 내지 약 80도 각도 형성되는, 메모리 셀.
  19. 새들(saddle) 영역을 가지는 제 1 전극;
    상기 새들 영역 내에 형성되고 상기 제 1 전극과 컨택하는 부분을 가지는 저항 가변 재료; 및
    상기 저항 가변 재료와 컨택하는 부분을 가지는 제 2 전극을 포함하는, 메모리 셀.
  20. 청구항 19에 있어서,
    상기 제 1 전극의 상기 새들 영역과 컨택하는 상기 저항 가변 재료의 상기 부분의 계면 면적은 상기 새들 영역 아래의 면적 풋프린트(areal footprint)의 면적보다 더 큰, 메모리 셀.
  21. 청구항 19에 있어서,
    상기 제 2 전극과 컨택하는 상기 저항 가변 재료의 상기 부분의 표면적은 상기 새들 영역 아래의 상기 제 1 전극의 표면의 표면적보다 더 큰, 메모리 셀.
  22. 청구항 19 내지 청구항 21 중 어느 한 항에 있어서,
    상기 제 2 전극의 하부 표면은 상기 제 1 전극의 상부 표면 아래에 위치되는, 메모리 셀.
  23. 청구항 19 내지 청구항 21 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 전극들은 서로에 대해 비-평행하게 배향되는, 메모리 셀.
  24. 청구항 19 내지 청구항 21 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 전극들은 유전체 재료에 의해 둘러싸이는, 메모리 셀.
  25. 청구항 19 내지 청구항 21 중 어느 한 항에 있어서,
    상기 메모리 셀은 저항성 랜덤 액세스 메모리(RRAM : resistive random access memory) 셀인, 메모리 셀.
  26. 제 1 개수의 전극들의 하부 표면들에 대하여 90도 미만으로 각도 형성된 측벽들을 각각 가지는 제 1 개수의 전극들;
    제 1 전극의 전극 컨택 부분을 각각 포함하고, 상기 제 1 개수의 전극들의 하부 표면들에 대하여 90도 미만으로 각도 형성된 측벽들을 가지며, 제 2 개수의 전극들은 상기 제 1 개수의 전극들 상부에 있는 제 2 개수의 전극들; 및
    상기 제 1 개수의 전극들 및 상기 제 2 개수의 전극들의 상기 전극 컨택 부분들 사이의 다수의 저장 소자들을 포함하는, 메모리 셀들의 어레이.
  27. 청구항 26에 있어서,
    상기 제 1 개수의 전극들의 각각은 제 1 유전체 재료의 다수의 부분들에 의해 서로로부터 분리되는, 메모리 셀들의 어레이.
  28. 청구항 26에 있어서,
    상기 제 2 개수의 전극들의 각각은 제 2 유전체 재료의 다수의 부분들에 의해 서로로부터 분리되는, 메모리 셀들의 어레이.
  29. 청구항 26 내지 청구항 28 중 어느 한 항에 있어서,
    상기 메모리 셀들의 어레이는 교차점 메모리 셀 어레이로 구성되는, 메모리 셀들의 어레이.
  30. 제 1 컨택 재료의 다수의 부분들 내에 형성된 다수의 새들 영역들로서, 상기 제 1 컨택 재료의 다수의 부분들의 각각은 제 1 유전체 재료에 의해 분리되는, 상기 다수의 새들 영역들;
    상기 다수의 새들 영역들의 각각에 형성된 저항 가변 저장 소자; 및
    상기 다수의 새들 영역들의 각각에서 상기 저항 가변 저장 소자 상부에 형성된 제 2 컨택 재료의 다수의 부분들을 포함하는, 메모리 셀들의 어레이.
  31. 청구항 30에 있어서,
    제 2 컨택 재료의 상기 다수의 부분들은 제 2 유전체 재료에 의해 분리되는, 메모리 셀들의 어레이.
  32. 청구항 30에 있어서,
    제 1 컨택 재료의 상기 다수의 부분들 및 상기 제 2 컨택 재료의 상기 다수의 부분들은 서로에 대해 비-평행하게 배향되는, 메모리 셀들의 어레이.
  33. 청구항 30 내지 청구항 32 중 어느 한 항에 있어서,
    상기 메모리 셀들의 어레이는 교차점 메모리 셀 어레이로 구성되는, 메모리 셀들의 어레이.
  34. 청구항 30 내지 청구항 32 중 어느 한 항에 있어서,
    상기 저항 가변 저장 소자는 저항 가변 저장 소자 및 액세스 장치를 포함하는, 메모리 셀들의 어레이.
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