KR101623854B1 - 나노 팁 구조를 갖는 저항성 메모리 소자 및 이를 이용한 메모리 어레이와 그 제조방법 - Google Patents

나노 팁 구조를 갖는 저항성 메모리 소자 및 이를 이용한 메모리 어레이와 그 제조방법 Download PDF

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Abstract

본 발명은 나노 팁 구조를 갖는 저항성 메모리 소자 및 이를 이용한 메모리 어레이와 그 제조방법에 관한 것으로, 반도체 기판을 식각하여 위로 갈수록 뾰족하게 돌출된 팁 구조를 갖는 하부전극을 형성함으로써, 상부전극과 교차 되는 하부전극에 전계가 집중되도록 하여 전도성 필라멘트가 형성되는 영역을 극도로 국부화시킬 수 있는 기술을 제공한다.

Description

나노 팁 구조를 갖는 저항성 메모리 소자 및 이를 이용한 메모리 어레이와 그 제조방법{RESISTIVE RANDOM ACCESS MEMORY DEVICE HAVING NANO-SCALE TIP, MEMORY ARRAY USING THE SAME AND FABRICATION METHOD THEREOF}
본 발명은 저항성 메모리 소자에 관한 것으로, 더욱 상세하게는 나노 팁 구조를 갖는 저항성 메모리 소자 및 이를 이용한 메모리 어레이와 그 제조방법에 관한 것이다.
저항성 메모리 소자, 즉 RRAM(Resistive Random Access Memory)은 전이 금속 산화물과 같이 인가되는 전압에 따라 저항이 달라지는 저항 변화층을 이용한 메모리 소자이다.
이러한 RRAM은 동작 속도 및 전력 소모 측면과 집적도 측면에서 현재 메모리 기술의 주류를 형성하고 있는 NAND 플래시 메모리를 능가할 수 있는 차세대 메모리로 예상되고 있다. 2005년경부터 RRAM에 대한 보고가 이루어지고 있으나 10 여년이 지난 현재에도 RRAM의 연구는 저항 변화를 가능토록 하는 물질 자체에 대한 연구 수준을 크게 벗어나지 못하고 있다. 이미 RRAM에 적용 가능한 물질들이 다수 발견되었음에도 불구하고 소자의 최적 설계 연구로의 전환이 본격적으로 이루어지고 있지는 않은 상황이다.
그 원인에는 여러 가지가 있으나, 종래 RRAM은 한국 등록특허 제10-1113014호에서 인용된 도 1 및 도 2에서 보여주는 바와 같이, Reset 전압 VRESET과 Set 전압 VSET 이 일정하지 않아 고질적인 신뢰성 문제가 있기 때문이다. 여기서, VSET 는 하부전극과 상부전극 사이에 있는 저항 변화층에 형성된 전도경로 filament가 연결될 때(즉, 저저항 상태로 될 때)의 인가 전압이고, VRESET은 filament가 끊어질 때(즉, 고저항 상태로 될 때)의 인가 전압으로, 통상 Set 전압이 Reset 전압보다 높게 되고(VSET > VRESET), 이러한 Set 전압과 Reset 전압의 차(VSET - VRESET)가 프로그램 마진(margin)이 된다. 그리고, Reset 전압보다 작은 전압을 리드 전압으로 인가하여 하부전극과 상부전극 사이에 흐르는 전류를 센싱함으로써, 데이터 저장 상태를 읽게 되고, 리드 전압에서의 저저항 상태(Low-Resistance State, LRS)와 고저항 상태(High-Resistance State, HRS)의 전류 차가 리드 마진(margin)이 된다.
상기 신뢰성 문제를 야기하는 원인은 저항 변화층을 이루는 물질(예컨대, 전이 금속 산화물)의 입자 경계(grain boundary) 사이의 조건에 따라 filament가 상하방향으로 다양하게 형성하게 되기 때문이다.
따라서, 한국 등록특허 제10-1113014호에서는 스페이서 형태로 저항 변화층이 형성되어 상부전극과 만나는 면적을 최소로 하여 transition에 관여하는 filament의 수를 최소화하려는 시도를 하였고, 한국 공개특허 제10-2008-0048757호에서는 저항 변화층의 입자 경계(grain boundary)를 따라 홈이 형성되도록 하고 상기 홈을 채우며 상부 또는 하부 전극이 돌출되도록 형성하여, 전계가 집중되어 재현성 있는 전도경로를 형성하려는 시도가 있었으며, 한국 등록특허 제10-1263309호에서는 측벽과 스페이서 형성 공정을 통하여 각 셀당 상부전극에 하나의 돌출부가 하부전극을 향하도록 하여 전계를 집중시키는 기술이 개시되었다.
그러나, 한국 등록특허 제10-1113014호는 스페이서 형태로 저항 변화층이 형성되어 filament의 수를 최소화하는데 한계가 있고, 한국 공개특허 제10-2008-0048757호는 화학적 식각으로 표면에 홈을 형성하거나(상부전극 돌출부 형성시) 다수의 금속 입자가 들어있는 혼합액을 도포 후 기화시켜 남은 금속 입자로 돌출부를 형성하는 것이어서(하부전극 돌출부 형성시) 복수 개의 돌출부가 형성될 뿐만 아니라 재현성 있게 형성할 수 없어 상용화하기 어려운 문제가 있고, 한국 등록특허 제10-1263309호에서 개시된 방법으로는 하부전극에는 돌출부를 형성할 수 없는 문제가 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로서, 하부전극을 반도체 기판에 이방성 식각으로 수 나노미터 수준의 매우 뾰족한 첨두형 돌출부로 형성함으로써, 기존의 반도체 공정과 호환성이 높고 재현성 있게 양산 가능한 나노 팁 구조를 갖는 저항성 메모리 소자 및 이를 이용한 메모리 어레이와 그 제조방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 저항성 메모리 소자는 반도체 기판을 식각하여 위로 갈수록 뾰족하게 돌출된 팁 구조를 갖도록 제 1 방향으로 형성된 하부전극; 상기 하부전극 상에 상기 팁 구조의 상부 일부만 남기고 주변을 둘러싸며 형성된 층간 절연막; 상기 팁 구조의 상부와 상기 층간 절연막 상에 형성된 저항 변화층; 및 상기 저항 변화층 상에 상기 하부전극과 교차하며 상기 팁 구조 위를 지나도록 제 2 방향으로 형성된 상부전극을 포함하여 구성되되, 상기 하부전극은 상기 반도체 기판과 일체로 형성되고, 격리 절연막으로 이웃과 전기적으로 절연된 반도체 라인이 식각되어 상기 팁 구조를 갖는 것을 특징으로 한다.
상기 팁 구조는 다각뿔형, 원뿔형 및 상기 제 1 방향으로 소정의 길이를 갖고 상기 제 2 방향으로 절단된 단면이 삼각형인 웨지(wedge)형 중 어느 하나인 것을 본 발명에 의한 저항성 메모리 소자의 다른 특징으로 한다.
상기 저항 변화층은 상기 팁 구조 위에서 상부로 돌출되고, 상기 상부전극은 상기 저항 변화층의 돌출부를 감싸며 형성된 것을 본 발명에 의한 저항성 메모리 소자의 다른 특징으로 한다.
상기 팁 구조는 상기 제 2 방향으로 절단된 단면에서 상측 끝단 크기가 10 nm 이하인 것을 본 발명에 의한 저항성 메모리 소자의 다른 특징으로 한다.
본 발명에 의한 메모리 어레이는 반도체 기판; 상기 반도체 기판상에 제 1 방향으로 형성된 복수 개의 비트라인들; 및 상기 복수 개의 비트라인들 상에 저항 변화층을 사이에 두고 상기 비트라인들과 교차하며 제 2 방향으로 형성된 복수 개의 워드라인들을 포함하여 구성되되, 상기 각 비트라인은 상기 반도체 기판과 일체로 연결되고 격리 절연막으로 이웃과 전기적으로 절연된 반도체 라인이 식각되어 위로 갈수록 뾰족하게 돌출된 팁 구조를 갖고 불순물이 도핑되어 하부전극 라인으로 형성되고, 상기 복수 개의 비트라인들과 상기 저항 변화층 사이에는 상기 복수 개의 비트라인들 상에 상기 각 비트라인의 팁 구조 상부 일부만 남기고 주변을 둘러싸는 층간 절연막이 더 형성되고, 상기 저항 변화층은 상기 각 비트라인의 노출된 팁 구조 상부 일부와 상기 층간 절연막 및 상기 격리 절연막 상에 형성되고, 상기 각 워드라인은 상기 복수 개의 비트라인들의 각각에 형성된 팁 구조 위를 지나는 상부전극 라인으로 형성된 것을 특징으로 한다.
본 발명에 의한 메모리 어레이의 제조방법은 반도체 기판을 식각하여 복수 개 컨택부들과 비트라인들이 형성될 복수 개의 반도체 라인들을 돌출시키는 제 1 단계; 상기 반도체 기판상에 제 1 절연물질을 증착하고 식각하여 상기 복수 개의 반도체 라인들의 상부가 드러나며 서로 절연되도록 격리 절연막을 형성하는 제 2 단계; 상기 복수 개의 반도체 라인들의 상부에 돌출 패턴을 형성하는 제 3 단계; 상기 돌출 패턴을 이용하여 각 비트라인이 형성될 부분의 상부에 위로 갈수록 뾰족하게 돌출된 팁 구조를 형성하는 제 4 단계; 상기 복수 개의 반도체 라인들 상부에 이온주입 하여 복수 개의 컨택부들과 비트라인들을 형성하는 제 5 단계; 상기 복수 개의 컨택부들과 비트라인들의 상부와 상기 격리 절연막 상에 제 2 절연물질을 증착하고 상기 제 2 절연물질 및 상기 격리 절연막을 식각하여 상기 각 비트라인의 팁 구조 상부 일부만 남기고 주변에 제 2 절연물질로 둘러싸는 층간 절연막을 형성하는 제 6 단계; 상기 각 비트라인의 노출된 팁 구조 상부 일부와 상기 층간 절연막 및 상기 격리 절연막 상에 저항 변화 물질을 증착하여 저항 변화층을 형성하고, 상기 각 컨택부에 이르도록 복수 개의 컨택홀들을 형성하는 제 7 단계; 및 상기 저항 변화층 상에 도전성 물질을 증착하고 식각하여 복수 개의 워드라인들 및 그 컨택부들과 상기 복수 개의 컨택홀들에 채워진 복수개의 비트라인 컨택들을 형성하는 제 8 단계를 포함하는 것을 특징으로 한다.
상기 제 3 단계의 상기 돌출 패턴은 정다각형, 원형, 타원형 및 직사각형 중 어느 하나의 모양으로 상기 각 반도체 라인의 길이방향으로 하나 이상 형성된 것을 본 발명에 의한 메모리 어레이 제조방법의 다른 특징으로 한다.
상기 제 3 단계의 상기 돌출 패턴은 정다각형, 원형 및 타원형 중 어느 하나의 모양으로 일정 간격으로 복수 개 형성되고, 상기 제 8 단계의 상기 각 워드라인은 상기 각 비트라인과 교차되는 곳에 하나의 팁 구조가 위치하도록 형성하는 것을 본 발명에 의한 메모리 어레이 제조방법의 다른 특징으로 한다.
상기 제 3 단계의 상기 돌출 패턴은 직사각형의 모양으로 하나 형성되고, 상기 제 8 단계의 상기 각 워드라인은 상기 각 비트라인과 교차되는 곳에 쐐기형 팁 구조가 위치하도록 형성하는 것을 본 발명에 의한 메모리 어레이 제조방법의 다른 특징으로 한다.
상기 제 2 절연물질은 상기 제 1 절연물질과 동일하고, 상기 제 6 단계는 상기 제 2 절연물질을 증착하고 평탄화 공정을 더 진행한 후 식각하여 상기 각 비트라인의 팁 구조 상부 일부를 돌출시키는 것을 본 발명에 의한 메모리 어레이 제조방법의 다른 특징으로 한다.
상기 제 4 단계의 상기 팁 구조의 형성은 상기 복수 개의 반도체 라인들 및/또는 상기 돌출 패턴(40)을 이방성 식각으로 형성하는 것을 본 발명에 의한 메모리 어레이 제조방법의 다른 특징으로 한다.
상기 팁 구조는 상기 각 반도체 라인과 수직으로 절단된 단면에서 상측 끝단 크기가 10 nm 이하인 것을 본 발명에 의한 메모리 어레이 제조방법의 다른 특징으로 한다.
상기 제 3 단계의 상기 돌출 패턴은 반도체 물질로 형성된 것을 본 발명에 의한 메모리 어레이 제조방법의 다른 특징으로 한다.
상기 제 3 단계의 상기 돌출 패턴은 식각 마스크이고, 상기 제 4 단계의 상기 팁 구조의 형성은 상기 복수 개의 반도체 라인들을 이방성 식각으로 형성하는 것을 본 발명에 의한 메모리 어레이 제조방법의 다른 특징으로 한다.
상기 식각 마스크는 사진 식각 공정, 측벽(sidewall) 패터닝 공정 및 이빔(e-beam) 공정 중 어느 하나로 형성하는 것을 본 발명에 의한 메모리 어레이 제조방법의 다른 특징으로 한다.
본 발명은 반도체 기판을 식각하여 위로 갈수록 뾰족하게 돌출된 팁 구조를 갖는 하부전극을 형성함으로써, 상부전극과 교차 되는 하부전극에 전계가 집중되도록 하여 전도성 필라멘트가 형성되는 영역을 극도로 국부화시킬 수 있게 되어, 높은 저항상태(HRS) 및 낮은 저항상태((LRS)에서의 저항값(동작전압) 산포 문제를 크게 개선할 수 있고, 동작에 필요한 전압을 낮출 수 있으며, 스위칭 속도를 향상시키고, 전체 어레이의 집적도도 향상시킬 수 있게 됨은 물론 기존 실리콘 공정과의 호완성이 높은 공정을 설계할 수 있게 되어 공정의 용이성, 경제성 및 높은 수율을 확보할 수 있는 효과도 있다.
도 1은 종래 저항성 메모리 소자 구조에서 하부전극과 상부전극 사이에 인가되는 전압(Vg)과 양 자간 흐르는 전류(Jg)의 관계를 보여주는 전기특성도이다.
도 2는 종래 저항성 메모리 소자 구조에서 전류 변화가 급격히 변하는 VSET과 VRESET을 매번 찾아 이를 도식한 VSET과 VRESET의 산포도이다.
도 3은 본 발명의 일 실시예에 의한 저항성 메모리 소자의 구조를 보여주는 단면도이다.
도 4 내지 도 13은 본 발명의 일 실시예에 의한 메모리 어레이의 제조공정을 보여주는 공정 사시도 및 일부 AA'선 단면도이다.
도 14는 도 13의 AA'선과 BB'선 단면도이다.
도 15 내지 도 17은 본 발명의 다른 실시예에 의한 메모리 어레이의 제조공정을 보여주는 공정 사시도로, 도 15는 도 7 대신 실시된 경우이고, 도 16 및 도 17은 도 15로 진행했을 경우 각각 도 8 및 도 13을 대신 실시될 수 있는 메모리 어레이의 모습을 보여주는 공정 사시도이다.
도 18은 본 발명의 일 실시예에 의한 메모리 어레이의 제조공정으로 구현할 수 있는 나노 원뿔형 팁 구조(a)와 그 확대도(b)를 보여준다.
도 19는 본 발명의 다른 실시예에 의한 메모리 어레이의 제조공정으로 구현할 수 있는 나노 쐐기형 팁 구조(a)와 그 단면 확대도(b)를 보여준다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.
먼저, 도 3 내지 17을 참조하며, 본 발명의 일 실시예에 의한 저항성 메모리 소자에 대하여 설명한다.
본 발명의 일 실시예에 의한 저항성 메모리 소자는, 도 3에 예시적으로 도시된 바와 같이, 반도체 기판(10)을 식각하여 위로 갈수록 뾰족하게 돌출된 팁 구조(50)를 갖도록 제 1 방향으로 형성된 하부전극(22); 상기 하부전극(22) 상에 상기 팁 구조의 상부 일부(52)만 남기고 주변을 둘러싸며 형성된 층간 절연막(70); 상기 팁 구조(50)의 상부와 상기 층간 절연막(70) 상에 형성된 저항 변화층(80); 및 상기 저항 변화층(80) 상에 상기 하부전극(22)과 교차하며 상기 팁 구조(50) 위를 지나도록 제 2 방향으로 형성된 상부전극(100)을 포함하여 구성된다.
여기서, 상기 반도체 기판(10)은 실리콘 기판 이외에 게르마늄 기판 등 다른 반도체 기판이 사용될 수도 있다. 그리고, 상기 하부전극(22)은, 후술하는 바와 같이, 도 4 내지 도 10을 참조하면, 상기 반도체 기판(10)을 식각하여 형성한 반도체 라인(20)에 상기 반도체 기판(10)과 극성을 반대로 갖도록 이온주입을 하여 도전성 라인으로 형성될 수 있다. 따라서, 상기 반도체 기판(10)이 P형 기판이면, 상기 하부전극(22)은 N형 도전성 라인으로 형성될 수 있다. 물론, 그 반대로 형성될 수도 있다.
상기 하부전극(22)은, 도 3과 같이, 위로 갈수록 뾰족하게 돌출된 팁 구조(50)를 갖는다.
상기 팁 구조(50)는 다각뿔형, 원뿔형 및 상기 제 1 방향으로 소정의 길이를 갖고 상기 제 2 방향으로 절단된 단면이 삼각형인 웨지(wedge)형 중 어느 하나일 수 있다.
도 8에서는 각 저항성 메모리 소자의 팁 구조(50)가 피라미드 형상인 사각뿔로 형성된 예를 보여주고 있으나, 사각뿔에 한정되지 않고 다각뿔로 형성될 수 있으며, 나아가 도 18과 같이 원뿔형으로, 그리고 도 15 내지 도 17 및 도 19와 같이 소정의 길이를 가지고 단면이 삼각형인 웨지(wedge)형으로 형성될 수도 있다.
상기 팁 구조(50)는 위로 갈수록 뾰족하게 형성되어 상기 상부전극(100)의 방향인 상기 제 2 방향으로 절단된 단면에서 상측 끝단 크기(최소 폭)가 수 나노미터(nm), 예컨대 10 nm 이하로 얼마든지 작게 형성될 수 있다.
따라서, 상부전극(100)과 교차 되는 하부전극(22)의 팁 구조(50) 끝단으로 전계가 집중되도록 하여 저항 변화층(80)에 전도성 필라멘트가 형성되는 영역을 극도로 국부화시킬 수 있게 된다.
상기 층간 절연막(70)은 공지의 절연막(상기 반도체 기판이 실리콘 기판일 경우 실리콘 산화막일 수 있으나, 후술하는 바와 같이, 반도체 라인을 격리하기 위한 격리 절연막과 동일한 물질이 바람직함)으로 적층되는 두께를 조절하여 상기 팁 구조(50)의 상부가 노출되는 정도를 조절할 수 있으므로, 이로써 전도성 필라멘트가 형성되는 영역을 2차적으로 실효적으로 제한할 수 있게 된다.
그리고, 상기 저항 변화층(80)도 공지의 저항 변화 물질이 사용될 수 있고, 층간 절연막(70) 위로 노출된 팁 구조(50)의 높이 이상의 두께로 증착하여 평탄화 공정 등으로 상부가 평탄화된 다음, 상기 상부전극(100)이 형성될 수도 있으나(미도시), 도 3과 같이, 상기 팁 구조(50) 위에서 상부로 돌출되도록 형성하고, 상기 상부전극(100)은 상기 저항 변화층의 돌출부(82)를 감싸며 형성되도록 할 수 있다.
다음, 본 발명의 일 실시예에 의한 메모리 어레이에 대하여 설명한다.
본 발명의 일 실시예에 의한 메모리 어레이는 상술한 본 발명의 저항성 메모리 소자를 단위 셀 소자로 이용한 것으로, 도 13과 도 14 또는 도 17과 같이, 반도체 기판(10); 상기 반도체 기판상에 제 1 방향으로 형성된 복수 개의 비트라인들(22); 및 상기 복수 개의 비트라인들 상에 저항 변화층(80)을 사이에 두고 상기 비트라인들(22)과 교차하며 제 2 방향으로 형성된 복수 개의 워드라인들(100)을 포함하여 구성되되, 상기 각 비트라인(22)은 상기 반도체 기판(10)과 일체로 연결되고 격리 절연막(30)으로 이웃과 전기적으로 절연된 반도체 라인(20)이 식각되어 위로 갈수록 뾰족하게 돌출된 팁 구조(50)를 갖고 불순물이 도핑된 하부전극 라인으로 형성되고, 상기 복수 개의 비트라인들(22)과 상기 저항 변화층(80) 사이에는 상기 복수 개의 비트라인들(22) 상에 상기 각 비트라인의 팁 구조 상부 일부(52)만 남기고 주변을 둘러싸는 층간 절연막(70)이 더 형성되고, 상기 저항 변화층(80)은 상기 각 비트라인의 노출된 팁 구조 상부 일부(52)와 상기 층간 절연막(70) 및 상기 격리 절연막(30) 상에 형성되고, 상기 각 워드라인(100)은 상기 복수 개의 비트라인들(22)의 각각에 형성된 팁 구조(50) 위를 지나는 상부전극 라인으로 형성된다.
여기서도, 상기 저항성 메모리 소자에 관한 실시예에서 설명한 것과 같이, 상기 팁 구조(50)는 다각뿔형, 원뿔형 및 상기 제 1 방향으로 소정의 길이를 갖고 상기 제 2 방향으로 절단된 단면이 삼각형인 웨지(wedge)형 중 어느 하나일 수 있다.
도 8에서는 각 반도체 라인(20)을 따라 일정 간격으로 복수 개의 사각뿔 팁 구조들(50)이 형성된 예를 보여주고 있으나, 상기 팁 구조(50)는 사각뿔에 한정되지 않고 다각뿔로 형성될 수 있으며, 나아가 도 18과 같이 원뿔형으로, 그리고 도 15 내지 도 17 및 도 19와 같이 소정의 길이를 가지고 단면이 삼각형인 하나(60)의 웨지(wedge)형으로 형성될 수도 있다.
상기 팁 구조(50)는 위로 갈수록 뾰족하게 형성되어 워드라인(100)의 방향인 상기 제 2 방향으로 절단된 단면에서 상측 끝단 크기(최소 폭)가 수 나노미터(nm), 예컨대 10 nm 이하로 얼마든지 작게 형성될 수 있다.
따라서, 각 워드라인(100)과 교차 되는 각 비트라인(22)의 팁 구조(50) 끝단으로 전계가 집중되도록 하여 저항 변화층(80)에 전도성 필라멘트가 형성되는 영역을 극도로 국부화시킬 수 있게 된다.
상기 층간 절연막(70) 및 상기 저항 변화층(80)은 상기 저항성 메모리 소자에 관한 실시예에서 설명한 것과 동일하므로 생략한다.
도 13 및 도 17에서 도면번호 92는 비트라인 컨택 플러그, 102는 워드라인 컨택 플러그, 110은 폭이 작은 워드라인이다.
다음, 도 4 내지 도 14를 참조하며, 본 발명의 일 실시예에 의한 메모리 어레이 제조방법에 대하여 설명한다.
본 발명의 일 실시예에 의한 메모리 어레이 제조방법은 상술한 본 발명의 메모리 어레이를 제조하는 방법이다.
먼저, 도 4와 같이, 메모리 어레이가 제조될 반도체 기판(10)을 준비하고, 도 5와 같이, 상기 반도체 기판(10)을 식각하여 복수 개 컨택부들과 비트라인들이 형성될 복수 개의 반도체 라인들(20)을 돌출시킨다(제 1 단계). 상기 반도체 기판(10)은 실리콘 기판이 바람직하나, 게르마늄 기판 등 다른 반도체 기판이 사용될 수도 있다.
이어, 도 6과 같이, 상기 반도체 기판(10) 상에 제 1 절연물질을 증착하고 식각하여 상기 복수 개의 반도체 라인들(20)의 상부가 드러나며 서로 절연되도록 격리 절연막(30)을 형성한다(제 2 단계). 상기 제 1 절연물질은 산화막일 수 있고, 상기 제 1 절연물질을 증착한 후에는 공지의 CMP 공정 등으로 평탄화하고, 상기 복수 개의 반도체 라인들(20)의 상부가 드러나도록 식각함이 바람직하다.
이후, 도 7과 같이, 상기 복수 개의 반도체 라인들(20)에 돌출 패턴(40)를 형성한다(제 3 단계). 상기 돌출 패턴(40)은 크게 2가지 중 하나로 선택하여 형성할 수 있다. 하나는 차후 돌출 패턴(40) 자체를 식각하여 팁 구조를 형성하기 위한 것이고, 이 경우 상기 돌출 패턴(40)은 상기 반도체 기판(10)과 동일한 또는 유사한 반도체 물질로 형성한다. 다른 하나는 상기 돌출 패턴(40)을 식각 마스크로 형성하여 차후 식각 마스크 주변에 드러난 반도체 라인을 식각하여 팁 구조를 형성한다. 후자일 경우, 상기 식각 마스크는 건식용 마스크일 수도 있으나, 습식용 마스크로 산화물(oxide)이나 질화물(nitride)로 형성함이 바람직하다. 구체적으로 상기 식각 마스크를 형성하기 위해서는 공지의 사진 식각 공정, 측벽(sidewall) 패터닝 공정 및 이빔(e-beam) 공정 중 어느 하나를 이용할 수 있다.
그리고, 상기 돌출 패턴(40)의 모양에 따라 차후 팁 구조의 형상이 결정된다. 따라서, 상기 돌출 패턴(40)은 제조하고자 하는 팁 구조의 형상에 따라 정사각형 등 정다각형, 원형, 타원형 및 직사각형 중 어느 하나의 모양으로 상기 각 반도체 라인(20)의 길이방향으로 하나 또는 복수 개로 형성되게 할 수 있다.
도 7의 실시예에서는 상기 돌출 패턴(40)이 정사각형으로 각 반도체 라인(20)의 길이방향으로 복수 개 형성되어 있으나, 도 15의 다른 실시예에서는 상기 돌출 패턴(40)이 직사각형(42)으로 각 반도체 라인(20) 마다 하나씩 형성된 것을 보여준다.
다음, 도 8과 같이, 상기 돌출 패턴(40)을 이용하여 각 비트라인이 형성될 부분의 상부에 위로 갈수록 뾰족하게 돌출된 팁 구조(50)를 형성한다(제 4 단계). 즉, 상기 돌출 패턴(40)이 반도체 물질로 형성된 경우에는 상기 돌출 패턴(40)과 드러난 반도체 라인들(20)을 식각하여 상기 팁 구조(50)를 형성하고, 상기 돌출 패턴(40)이 식각 마스크로 형성된 경우에는 식각 마스크 주변으로 드러난 반도체 라인들(20)을 식각하여 상기 팁 구조(50)를 형성한다.
도 8에서는 각 반도체 라인(20)에 일정 간격으로 복수 개의 사각뿔 팁 구조들(50)이 형성된 예를 보여주고 있으나, 도 15의 실시예에 따를 경우, 도 16과 같이, 각 반도체 라인(20)에 소정의 길이를 가지고 단면이 삼각형인 하나의 웨지(wedge)형으로 팁 구조(60)가 형성될 수 있다.
상기 제 4 단계에서 상기 팁 구조를 형성하기 위해 상기 복수 개의 반도체 라인들(20) 및/또는 상기 돌출 패턴(40)을 식각하는 경우에는 이방성 식각으로 함이 바람직하다. 여기서, 이방성 식각이라 함은 반도체의 결정면에 따라 식각 속도에 차이가 발생하는 것을 이용하는 것을 말한다. 이는 수직으로 식각하는 건식식각과 같이 방향성이 명확한 비등방성 식각과 식각 화합물이 접촉하게 되는 모든 영역에 골고루 식각하는 등방성 식각과는 다르다. 상기 이방성 식각 중에 이방성 습식식각이 더욱 바람직하고, 상기 반도체 라인들(20) 및/또는 상기 돌출 패턴(40)이 실리콘으로 형성된 경우에는 TMAH, KOH 등과 같은 용액으로 이방성 습식식각을 진행하면, 상측 끝단 크기(상기 제 2 방향으로 절단된 단면에서 상측 끝단, 즉 최소 폭)가 수 나노미터(nm), 예컨대 10 nm 이하로 매우 뽀족한 첨두형 팁 구조(50)를 구현할 수 있다(도 18 및 도 19 참조).
이어, 도 9와 같이, 상기 복수 개의 반도체 라인들(20) 상부에 이온주입 하여 복수 개의 컨택부들과 비트라인들을 형성한다(제 5 단계). 여기서의 이온주입공정은 돌출된 팁 구조(50) 뿐만 아니라 반도체 라인들(20) 상부의 전기 전도도를 높여 도전성 라인(즉, 하부전극 라인)으로 복수 개의 컨택부들과 비트라인들을 형성하고, 하부 반도체 라인들(20)과 반도체 기판(10)과 절연을 위한 것이므로, 상기 반도체 기판(10)이 P형 기판이면, N형으로 복수 개의 컨택부들과 비트라인들을 형성하게 된다. 물론, 그 반대로 형성될 수도 있다.
이후, 도 10과 같이, 상기 복수 개의 컨택부들과 비트라인들(22)의 상부와 상기 격리 절연막(30) 상에 제 2 절연물질을 증착하고 상기 제 2 절연물질 및 상기 격리 절연막(30)을 식각하여 상기 각 비트라인(22)의 팁 구조 상부 일부(52)만 남기고 주변에 제 2 절연물질로 둘러싸는 층간 절연막(70)을 형성한다(제 6 단계).
도 10(b)는 도 10(a)의 AA'선 단면도이다. 도 10(b)로부터 알 수 있는 바와 같이, 상기 층간 절연막(70)의 두께를 조절하여 상기 팁 구조(50)의 상부가 노출되는 정도를 조절할 수 있으므로, 이로써 전도성 필라멘트가 형성되는 영역을 2차적으로 실효적으로 제한할 수 있게 된다.
그리고, 상기 제 2 절연물질은 상기 격리 절연막(30)을 형성하기 위한 상기 제 1 절연물질과 동일한 물질로 함이 바람직하고, 이때 상기 제 2 절연물질 및 상기 격리 절연막(30)의 식각 공정은 상기 제 2 절연물질을 증착하고 평탄화 공정을 더 진행한 후 식각함으로써, 도 10(b)와 같이, 층간 절연막(70)과 격리 절연막(30)이 수평 상태를 유지하며 식각되어 상기 각 비트라인(22)의 팁 구조 상부 일부(52)를 돌출시키도록 함이 바람직하다.
다음, 도 11과 같이, 상기 각 비트라인(22)의 노출된 팁 구조 상부 일부(52)와 상기 층간 절연막(70) 및 상기 격리 절연막(30) 상에 저항 변화 물질을 증착하여 저항 변화층(80, 82)을 형성하고, 도 12와 같이, 상기 각 컨택부에 이르도록 복수 개의 컨택홀들(90)을 형성한다(제 7 단계).
여기서, 상기 저항 변화층(80, 82)도 공지의 저항 변화 물질이 사용될 수 있고, 층간 절연막(70) 위로 노출된 팁 구조(50)의 높이 이상의 두께로 증착하여 평탄화 공정 등으로 상부를 평탄화시키고 이후 워드라인들(100)을 형성하기 위한 공정을 진행할 수도 있으나(미도시), 도 3과 같이, 상기 팁 구조(50) 위에서 상부로 돌출되도록 형성하고, 도 11(b) 및 도 12(b)와 같이, 일정두께로 저항 변화층(80, 82)을 형성하여, 층간 절연막(70) 위로 노출된 팁 구조(50)에서 저항 변화층의 돌출부(82)가 형성되도록 하고, 도 14와 같이, 후속 공정에서 워드라인들(100)이 상기 저항 변화층의 돌출부(82)를 감싸며 형성되도록 할 수 있다.
이후, 도 14와 같이, 상기 저항 변화층(80, 82) 상에 도전성 물질을 증착하고 식각하여 복수 개의 워드라인들(100) 및 그 컨택부들(101)과 상기 복수 개의 컨택홀들(90)에 채워진 복수개의 비트라인 컨택들(91)을 형성한다(제 8 단계).
도 13 및 도 14는 상기 제 3 단계에서 상기 돌출 패턴(40)은 정사각형 모양으로 각 반도체 라인(20)의 길이방향으로 일정 간격으로 복수 개 형성하고, 상기 제 8 단계의 상기 각 워드라인(100)은 상기 각 비트라인(22)과 교차되는 곳에 하나의 피라미드형 팁 구조(50)가 위치하도록 형성한 예를 구체적으로 보여준다.
한편, 도 15 내지 도 17은 상기 제 3 단계에서 상기 돌출 패턴(40)은 직사각형(42)의 모양으로 각 반도체 라인(20)의 길이방향으로 하나 형성되고, 상기 제 8 단계의 상기 각 워드라인(110)은 상기 각 비트라인(22)과 교차되는 곳에, 도 16 및 도 19과 같은 쐐기형 팁 구조(60)가 위치하도록 형성한 예를 구체적으로 보여준다.
10: 반도체 기판
20: 반도체 라인
22: 하부전극, 비트라인
30: 격리 절연막
40: 돌출 패턴
50: 팁 구조
52: 노출된 팁 구조의 상부 일부
60: 쐐기형 팁 구조
70: 층간 절연막
80: 저항 변화층
82, 84: 저항 변화층의 돌출부
90: 컨택홀
100, 110: 상부전극, 워드라인

Claims (15)

  1. 반도체 기판을 식각하여 위로 갈수록 뾰족하게 돌출된 팁 구조를 갖도록 제 1 방향으로 형성된 하부전극;
    상기 하부전극 상에 상기 팁 구조의 상부 일부만 남기고 주변을 둘러싸며 형성된 층간 절연막;
    상기 팁 구조의 상부와 상기 층간 절연막 상에 형성된 저항 변화층; 및
    상기 저항 변화층 상에 상기 하부전극과 교차하며 상기 팁 구조 위를 지나도록 제 2 방향으로 형성된 상부전극을 포함하여 구성되되,
    상기 하부전극은 상기 반도체 기판과 일체로 형성되고, 격리 절연막으로 이웃과 전기적으로 절연된 반도체 라인이 식각되어 상기 팁 구조를 갖는 것을 특징으로 하는 저항성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 팁 구조는 다각뿔형, 원뿔형 및 상기 제 1 방향으로 소정의 길이를 갖고 상기 제 2 방향으로 절단된 단면이 삼각형인 웨지(wedge)형 중 어느 하나인 것을 특징으로 하는 저항성 메모리 소자.
  3. 제 2 항에 있어서,
    상기 저항 변화층은 상기 팁 구조 위에서 상부로 돌출되고,
    상기 상부전극은 상기 저항 변화층의 돌출부를 감싸며 형성된 것을 특징으로 하는 저항성 메모리 소자.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 팁 구조는 상기 제 2 방향으로 절단된 단면에서 상측 끝단 크기가 10 nm 이하인 것을 특징으로 하는 저항성 메모리 소자.
  5. 반도체 기판;
    상기 반도체 기판상에 제 1 방향으로 형성된 복수 개의 비트라인들; 및
    상기 복수 개의 비트라인들 상에 저항 변화층을 사이에 두고 상기 비트라인들과 교차하며 제 2 방향으로 형성된 복수 개의 워드라인들을 포함하여 구성되되,
    상기 각 비트라인은 상기 반도체 기판과 일체로 연결되고 격리 절연막으로 이웃과 전기적으로 절연된 반도체 라인이 식각되어 위로 갈수록 뾰족하게 돌출된 팁 구조를 갖고 불순물이 도핑되어 하부전극 라인으로 형성되고,
    상기 복수 개의 비트라인들과 상기 저항 변화층 사이에는 상기 복수 개의 비트라인들 상에 상기 각 비트라인의 팁 구조 상부 일부만 남기고 주변을 둘러싸는 층간 절연막이 더 형성되고,
    상기 저항 변화층은 상기 각 비트라인의 노출된 팁 구조 상부 일부와 상기 층간 절연막 및 상기 격리 절연막 상에 형성되고,
    상기 각 워드라인은 상기 복수 개의 비트라인들의 각각에 형성된 팁 구조 위를 지나는 상부전극 라인으로 형성된 것을 특징으로 하는 메모리 어레이.
  6. 반도체 기판을 식각하여 복수 개 컨택부들과 비트라인들이 형성될 복수 개의 반도체 라인들을 돌출시키는 제 1 단계;
    상기 반도체 기판상에 제 1 절연물질을 증착하고 식각하여 상기 복수 개의 반도체 라인들의 상부가 드러나며 서로 절연되도록 격리 절연막을 형성하는 제 2 단계;
    상기 복수 개의 반도체 라인들의 상부에 돌출 패턴을 형성하는 제 3 단계;
    상기 돌출 패턴을 이용하여 각 비트라인이 형성될 부분의 상부에 위로 갈수록 뾰족하게 돌출된 팁 구조를 형성하는 제 4 단계;
    상기 복수 개의 반도체 라인들 상부에 이온주입 하여 복수 개의 컨택부들과 비트라인들을 형성하는 제 5 단계;
    상기 복수 개의 컨택부들과 비트라인들의 상부와 상기 격리 절연막 상에 제 2 절연물질을 증착하고 상기 제 2 절연물질 및 상기 격리 절연막을 식각하여 상기 각 비트라인의 팁 구조 상부 일부만 남기고 주변에 제 2 절연물질로 둘러싸는 층간 절연막을 형성하는 제 6 단계;
    상기 각 비트라인의 노출된 팁 구조 상부 일부와 상기 층간 절연막 및 상기 격리 절연막 상에 저항 변화 물질을 증착하여 저항 변화층을 형성하고, 상기 각 컨택부에 이르도록 복수 개의 컨택홀들을 형성하는 제 7 단계; 및
    상기 저항 변화층 상에 도전성 물질을 증착하고 식각하여 복수 개의 워드라인들 및 그 컨택부들과 상기 복수 개의 컨택홀들에 채워진 복수개의 비트라인 컨택들을 형성하는 제 8 단계를 포함하는 것을 특징으로 하는 메모리 어레이의 제조방법.
  7. 제 6 항에 있어서,
    상기 제 3 단계의 상기 돌출 패턴은 정다각형, 원형, 타원형 및 직사각형 중 어느 하나의 모양으로 상기 각 반도체 라인의 길이방향으로 하나 이상 형성된 것을 특징으로 하는 메모리 어레이의 제조방법.
  8. 제 7 항에 있어서,
    상기 제 3 단계의 상기 돌출 패턴은 정다각형, 원형 및 타원형 중 어느 하나의 모양으로 일정 간격으로 복수 개 형성되고,
    상기 제 8 단계의 상기 각 워드라인은 상기 각 비트라인과 교차되는 곳에 하나의 팁 구조가 위치하도록 형성하는 것을 특징으로 하는 메모리 어레이의 제조방법.
  9. 제 7 항에 있어서,
    상기 제 3 단계의 상기 돌출 패턴은 직사각형의 모양으로 하나 형성되고,
    상기 제 8 단계의 상기 각 워드라인은 상기 각 비트라인과 교차되는 곳에 쐐기형 팁 구조가 위치하도록 형성하는 것을 특징으로 하는 메모리 어레이의 제조방법.
  10. 제 6 항에 있어서,
    상기 제 2 절연물질은 상기 제 1 절연물질과 동일하고,
    상기 제 6 단계는 상기 제 2 절연물질을 증착하고 평탄화 공정을 더 진행한 후 식각하여 상기 각 비트라인의 팁 구조 상부 일부를 돌출시키는 것을 특징으로 하는 메모리 어레이의 제조방법.
  11. 제 6 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 제 4 단계의 상기 팁 구조의 형성은 상기 복수 개의 반도체 라인들 및/또는 상기 돌출 패턴(40)을 이방성 식각으로 형성하는 것을 특징으로 하는 메모리 어레이의 제조방법.
  12. 제 11 항에 있어서,
    상기 팁 구조는 상기 각 반도체 라인과 수직으로 절단된 단면에서 상측 끝단 크기가 10 nm 이하인 것을 특징으로 하는 메모리 어레이의 제조방법.
  13. 제 11 항에 있어서,
    상기 제 3 단계의 상기 돌출 패턴은 반도체 물질로 형성된 것을 특징으로 하는 메모리 어레이의 제조방법.
  14. 제 6 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 제 3 단계의 상기 돌출 패턴은 식각 마스크이고,
    상기 제 4 단계의 상기 팁 구조의 형성은 상기 복수 개의 반도체 라인들을 이방성 식각으로 형성하는 것을 특징으로 하는 메모리 어레이의 제조방법.
  15. 제 14 항에 있어서,
    상기 식각 마스크는 사진 식각 공정, 측벽(sidewall) 패터닝 공정 및 이빔(e-beam) 공정 중 어느 하나로 형성하는 것을 특징으로 하는 메모리 어레이의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220070127A (ko) 2020-11-20 2022-05-30 고려대학교 산학협력단 나노로드 발광소자 및 그 제조 방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107221598A (zh) * 2017-04-25 2017-09-29 中国科学院微电子研究所 一种提高rram均一性的方法及rram器件
US10276791B1 (en) * 2017-11-09 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive random access memory device
KR20190062819A (ko) * 2017-11-29 2019-06-07 서울대학교산학협력단 저항변화 메모리 소자 및 그 동작방법
US10374039B1 (en) 2018-04-25 2019-08-06 International Business Machines Corporation Enhanced field bipolar resistive RAM integrated with FDSOI technology
CN111463347A (zh) * 2020-04-08 2020-07-28 电子科技大学 一种制备高性能忆阻器的方法
US11812675B2 (en) * 2021-09-21 2023-11-07 International Business Machines Corporation Filament confinement in resistive random access memory

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009146943A (ja) * 2007-12-11 2009-07-02 Fujitsu Ltd 抵抗変化素子、これを用いた半導体記憶装置、及びそれらの作製方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5687112A (en) * 1996-04-19 1997-11-11 Energy Conversion Devices, Inc. Multibit single cell memory element having tapered contact
US6690026B2 (en) * 2001-09-28 2004-02-10 Intel Corporation Method of fabricating a three-dimensional array of active media
KR20080048757A (ko) 2006-11-29 2008-06-03 삼성전자주식회사 저항성 메모리 소자 및 그 제조방법
KR101113014B1 (ko) 2010-06-15 2012-02-27 서울대학교산학협력단 스페이서 구조를 갖는 저항성 메모리 소자 및 그 제조방법
CN103650142B (zh) * 2011-01-20 2016-05-11 松下知识产权经营株式会社 电阻变化元件及其制造方法
KR101263309B1 (ko) 2011-06-30 2013-05-10 서울대학교산학협력단 측벽 및 스페이서 공정을 이용한 저항성 메모리 소자의 제조방법 및 이에 따라 제조된 저항성 메모리 소자
US8598562B2 (en) * 2011-07-01 2013-12-03 Micron Technology, Inc. Memory cell structures

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009146943A (ja) * 2007-12-11 2009-07-02 Fujitsu Ltd 抵抗変化素子、これを用いた半導体記憶装置、及びそれらの作製方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220070127A (ko) 2020-11-20 2022-05-30 고려대학교 산학협력단 나노로드 발광소자 및 그 제조 방법

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