KR101113014B1 - 스페이서 구조를 갖는 저항성 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 저항성 메모리 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 저항 가변층에서 스위칭에 관여하는 전도 경로인 filament의 수를 최소화하여 동작의 신뢰성을 높이며 저전력 구동이 가능하도록 저항 가변층이 스페이서 구조로 형성된 저항성 메모리 소자 및 그 제조방법에 관한 것이다.
Description
본 발명은 저항성 메모리 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 저항 가변층에서 스위칭에 관여하는 전도 경로(conduction path; filament)의 수를 최소화하여 동작의 신뢰성을 높이며 저전력 구동이 가능하도록 저항 가변층이 스페이서(spacer) 구조로 형성된 저항성 메모리 소자 및 그 제조방법에 관한 것이다.
저항성 메모리 소자, 즉 RRAM(Resistive Random Access Memory)는 전이 금속 산화물과 같이 인가되는 전압에 따라 저항이 달라지는 저항 가변층을 이용한 메모리 소자이다.
종래의 RRAM은, 도 1과 같이, 단순히 하부전극(1)과 상부전극(3) 사이에 저항 가변층(2)을 둔 구조를 이룬다.
도 1과 같은 구조에서 하부전극(1)과 상부전극(3) 사이에 인가된 전압에 의하여 저항 가변층(2)에 형성된 filament(4)가 연결되기도 하고 끊어지기도 하게 되는데, filament(4)가 연결될 때의 인가 전압을 Set 전압(VSET), filament(4)가 끊어질 때의 인가 전압을 Reset 전압(VRESET)이라 하며, 통상 Set 전압이 Reset 전압보다 높게 된다(VSET > VRESET).
여기서, 상기 filament(4)는 주로 초기 forming process에서 형성시키게 되는데, 도 1과 같은 종래 구조에서는 filament(4) 수가 과도하게 발생되어, Reset과 Set 진행시 과도한 전력 소모의 원인이 될 뿐만 아니라, 도 2 및 도 3에서 확인되듯이, 측정시마다 VRESET과 VSET 이 일정하지 않아 고질적인 신뢰성 문제로 상용화되지 못하는 가장 큰 원인이 되어 왔다.
도 2는 도 1의 구조에서 하부전극(1)과 상부전극(3) 사이에 인가되는 전압(Vg)과 양 단자간 흐르는 전류(Jg)의 관계를 보여주는 전기특성도이고, 도 3은 도 1의 구조에서 전류 변화가 급격히 변하는 VSET과 VRESET을 매번 찾아 이를 도식한 VSET과 VRESET의 산포도이다.
상기와 같은 VSET의 산포 문제점을 해결하기 위하여, 저항 가변층(2)에 전자 빔을 조사하여 인위적으로 filament를 형성시키는 기술이 개시되어 있으나(한국 등록특허 제10-0657966호), 이에 의할 경우 공정이 복잡하고 제조비용이 증가하는 문제점이 있다.
따라서, 본 발명은 transition에 관여하는 filament의 수를 효과적으로 최소화하기 위하여 상부전극과 만나는 저항 가변층을 스페이서 형태로 한 저항성 메모리 소자 및 그 제조방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 저항성 메모리 소자는 하부전극과 상부전극 사이에 저항 가변층을 둔 저항성 메모리 소자에 있어서, 상기 저항 가변층은 스페이서 형태로 형성되되, 상기 스페이서는 상협하광(上狹下廣)으로 형성되어 상기 상부전극과 접하는 면적을 최소화시킨 것을 특징으로 한다.
또한, 상기 스페이서는 상기 하부전극과 상기 상부전극 사이에 채워진 제 1 절연막 측벽에 형성되고, 상기 스페이서 상에는 제 2 절연막이 형성되어 상기 상부전극과 접하는 것을 본 발명에 의한 저항성 메모리 소자의 다른 특징으로 한다.
또한, 상기 제 1 절연막은 트렌치를 사이에 두고 일정 거리 이격되어 형성되고, 상기 스페이서는 상기 트렌치의 양측 측벽에 형성된 것을 본 발명에 의한 저항성 메모리 소자의 다른 특징으로 한다.
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한편, 본 발명에 의한 저항성 메모리 소자의 제조방법은 소정의 기판 상에 하부전극을 형성하는 제 1 단계와; 상기 하부전극 상에 제 1 절연막을 증착하고 식각하여 일정 간격으로 트렌치를 형성하는 제 2 단계와; 상기 기판 전면에 저항 가변 물질층을 일정 두께로 증착하고 비등방성으로 식각하여 상기 트렌치 측벽에 상기 저항 가변 물질층으로 상협하광(上狹下廣) 형상의 스페이서를 형성하는 제 3 단계와; 상기 기판 전면에 제 2 절연막을 증착하여 상기 트렌치를 메우고 상기 스페이서 상부가 드러나도록 평탄화시키는 제 4 단계와; 상기 기판 전면에 상부전극 물질을 증착하는 제 5 단계를 포함하여 구성된 것을 특징으로 한다.
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또한, 상기 제 3 단계에서 상기 저항 가변 물질층의 비등방성 식각으로 상기 스페이서의 상부 면적을 결정하도록 하는 것을 본 발명에 의한 저항성 메모리 소자 제조방법의 다른 특징으로 한다.
본 발명에 따른 저항성 메모리 소자는 스페이서 형태로 저항 가변층이 형성되어 상부전극과 만나는 면적을 최소로 제한할 수 있게 됨으로써, transition에 관여하는 filament의 수를 최소화시킬 수 있게 되었으며, 그 결과 동작의 신뢰성을 높이며 저전력 구동이 가능한 효과가 있다.
또한, 본 발명에 따른 저항성 메모리 소자의 제조방법은 하부전극 상에 절연막으로 몰드 형성한 다음, 균일하게 저항 가변 물질층을 도포하고 식각함으로써, 스페이서 형태의 저항 가변층을 간단하게 형성할 수 있고, 상부전극과 만날 스페이서의 면적(두께)도 공정상 얼마든지 조절할 수 있어, filament의 수를 효과적으로 최소화시킬 수 있으며, 고집적이 가능한 효과가 있다.
도 1은 종래 RRAM의 구조 및 filament 형성 모양의 일예를 보여주는 단면도이다.
도 2는 도 1의 구조에서 하부전극과 상부전극 사이에 인가되는 전압(Vg)과 양 단자간 흐르는 전류(Jg)의 관계를 보여주는 전기특성도이다.
도 3은 도 1의 구조에서 전류 변화가 급격히 변하는 VSET과 VRESET을 매번 찾아 이를 도식한 VSET과 VRESET의 산포도이다.
도 4는 본 발명에 의한 RRAM의 일 실시예에 따른 구조 및 filament 형성 모양을 개념적으로 보여주는 단면도이다.
도 5 내지 도 14는 본 발명에 의한 RRAM의 제조방법에 따른 일 실시예의 제조공정을 보여주는 공정단면도이다.
도 2는 도 1의 구조에서 하부전극과 상부전극 사이에 인가되는 전압(Vg)과 양 단자간 흐르는 전류(Jg)의 관계를 보여주는 전기특성도이다.
도 3은 도 1의 구조에서 전류 변화가 급격히 변하는 VSET과 VRESET을 매번 찾아 이를 도식한 VSET과 VRESET의 산포도이다.
도 4는 본 발명에 의한 RRAM의 일 실시예에 따른 구조 및 filament 형성 모양을 개념적으로 보여주는 단면도이다.
도 5 내지 도 14는 본 발명에 의한 RRAM의 제조방법에 따른 일 실시예의 제조공정을 보여주는 공정단면도이다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.
[저항성 메모리 소자의 구조에 관한 실시예]
본 발명에 의한 저항성 메모리 소자의 일 실시예는 기본적으로, 도 4와 같이, 하부전극(20)과 상부전극(62) 사이에 저항 가변층을 둔 저항성 메모리 소자에 있어서, 상기 저항 가변층은 스페이서(42a)(42b) 형태로 형성된다.
도 4에서는 하나의 저항성 메모리 소자(100)에 두개의 스페이서(42a)(42b) 형태로 저항 가변층이 형성되어 있으나, 하나의 스페이서(42a 또는 42b) 형태로 저항 가변층이 형성될 수도 있다.
그리고, 상기 스페이서는, 도 4와 같이, 상협 하광의 형성을 갖도록 하여 되도록이면 상부전극(62)과 접하는 저항 가변층의 면적이 최소화 되도록 함이 바람직하다.
상기와 같이 구성됨으로써, 저항 가변층에 형성되는 filament의 수 및 상부전극(62)에 영향을 주며 transition에 관여하는 filament의 수를 최소화시킬 수 있게 되어, 종래 고질적으로 문제되었던 동작의 신뢰성을 높일 수 있을 뿐만 아니라 저전력 구동도 가능하게 되어 상용화 가능성을 한층 높일 수 있게 된다.
도 14에서 확인되듯이, 상기 스페이서(41a, 42b; 42)는 상기 하부전극(20)과 상기 상부전극(62) 사이에 채워진 제 1 절연막(32) 측벽에 형성되고, 상기 스페이서 상에는 제 2 절연막(52, 54)이 형성되어 상기 상부전극(62)과 접하게 된다. 도 14에서도 미도시 되어 있으나, 하나의 저항성 메모리 소자(100) 당 하나의 스페이서로 저항 가변층이 형성될 수 있다.
그리고, 하나의 저항성 메모리 소자(100)에 두개의 스페이서 형태로 저항 가변층이 형성될 때에는, 도 14와 같이, 트렌치를 사이에 두고 일정 거리 이격된 제 1 절연막(32)의 양측 측벽에 형성되며, 각 스페이서의 하부가 트렌치 바닥에서 서로 연결될 수도 있고, 도 4와 같이, 이격될 수도 있다.
상기 제 1 절연막(32)과 상기 제 2 절연막(52, 54)은 동일한 물질일 수 있도 있으나, 후자가 전자보다 기계적 식각률이 더 큰 것이 바람직하다.
한편, 상기 스페이서는 unipolar 또는 bipolar로 저항 가변 특성을 가지는 전이금속화합물 또는 Perovskite 물질로 형성될 수 있다.
여기서, 상기 전이금속화합물은 NiO, FeO, SrO, TiO, HfO, NbO, ZrO, TaO, ZnO, CuO 또는 CoO 가 바람직하나, 그 밖의 전이금속화합물이 사용될 수 있다.
그리고, 상기 Perovskite 물질은 SrZrO3 또는 (Pr, Ca)MnO3인 것이 바람직하다.
기타, 미설명된 부분은 공지의 저항성 메모리 소자 구조에 따른다.
[저항성 메모리 소자의 제조방법에 관한 실시예]
상기 소자 구조를 갖는 저항성 메모리 소자의 제조방법에 관하여 설명한다.
우선, 도 5와 같이, 소정의 기판(10)을 준비한 다음, 도 6과 같이, 상기 기판(10) 상에 하부전극(20)을 형성한다(제 1 단계).
여기서, 상기 기판은 각 소자를 공통으로 접속하기 위한 하부 금속배선층일 수 있고, 상기 하부전극(20)도 각 소자에 공통되도록 하나로 형성될 수 있다. 이 경우, 상기 하부 금속배선층(10)은 Al 또는 Cu로, 상기 하부전극(20)은 Pt, Au, Al, Cu, Ti, Ir 또는 이들 중 2 이상 5 이하의 합금으로 형성할 수도 있다.
다음, 도 7과 같이, 상기 하부전극(20) 상에 제 1 절연막(30)을 증착하고, 도 8과 같이, 식각하여 일정 간격으로 트렌치(33)를 형성함으로써, 몰드(mold)를 형성한다(제 2 단계).
여기서, 제 1 절연막(30)은 공지의 TEOS 또는 질화막이 사용될 수 있으나, 하부전극(20) 및 후술할 상부전극 사이에 어떤 전압이 인가되더라도 filament가 형성되지 않을 물질이면 어떤 것도 가능하다.
이어, 도 9와 같이, 상기 기판 전면에 저항 가변 물질층(40)을 일정 두께로 도포한다(제 3 단계). 이때, 도포되는 상기 저항 가변 물질층의 두께는 후술할 상부전극과 접할 스페이서의 상부 면적을 결정하게 되므로, 공정 목적에 맞게 조절됨이 바람직하다. 그리고, 상기 저항 가변 물질층(40)은 앞서 구조에 관한 실시예에서 언급한 바와 같이, unipolar 또는 bipolar로 저항 가변 특성을 가지는 전이금속화합물 또는 Perovskite 물질로 형성할 수 있다.
이후, 도 10과 같이, 상기 기판 전면에 제 2 절연막(50)을 증착하여 상기 트렌치(33)를 메우고, 도 11과 같이, 상기 제 2 절연막(50) 및 상기 저항 가변 물질층(40)을 식각하여 상기 트렌치(33) 측벽에 상기 저항 가변 물질층으로 스페이서(42)를 형성한다(제 4 단계).
여기서, 상기 제 2 절연막(50)과 및 상기 저항 가변 물질층(40)의 식각은, 도 11과 같이, 공지의 평탄화 공정(예컨대, CMP 공정)으로 상기 제 1 절연막(32)이 드러날때 까지 행한다. 이 경우, 상기 제 2 절연막(50)은 상기 제 1 절연막(32)과 식각률이 다른 것을 사용함으로써, 상기 제 1 절연막(32)이 에치 스토퍼(etch stopper)로 작용되도록 함이 바람직하다. 예를들어, 상기 제 1 절연막(32)은 질화막으로, 상기 제 2 절연막(50)은 TEOS 등 산화막으로 형성하여, 상기 질화막이 평탄화 공정시 에치 스토퍼로 작용되도록 함이 바람직하다.
이어, 도 12와 같이, 상기 기판 전면에 상부전극 물질(60)을 증착한다(제 5 단계). 여기서, 상기 상부전극 물질(60)은 상기 하부전극(20) 형성시 사용된 물질과 동일한 물질이 사용될 수 있다.
한편, 상기 제 1 내지 제 5 단계 중에서, 상기 제 3 단계 및 상기 제 4 단계 대신 하기와 같이 실시할 수도 있다.
즉, 상기 제 3 단계 대신, 도 9와 같이, 상기 기판 전면에 저항 가변 물질층(40)을 일정 두께로 증착하고, 도면으로 미첨부되었으나, 비등방성으로 식각하여 상기 트렌치(33) 측벽에 상기 저항 가변 물질층(40)으로 스페이서(미도시)를 형성할 수 있다(대체된 제 3 단계). 이렇게 함으로써, 도 4와 같은 스페이서(42a)(42b)를 바로 형성할 수 있다. 또한, 상기 저항 가변 물질층의 비등방성 식각을 조절함으로써, 상기 스페이서의 상부 면적을 최대한 작게 할 수 있는 장점이 있다.
이어, 상기 제 4 단계 대신, 도면으로 미첨부되었으나, 상기 기판 전면에 제 2 절연막을 증착하여 상기 트렌치를 메우고 상기 스페이서 상부가 드러나도록, 상기와 동일한 평탄화 공정을 진행한 다음(대체된 제 4 단계), 상기 제 5 단계를 진행할 수 있다.
이후, 도 13과 같이, 상기 상부전극 물질(60)을 식각하여 각 소자의 상부전극(62)을 형성한다(제 6 단계).
이때, 상기 각 소자의 상부전극은, 도 12와 같이, 상기 트렌치 양측에 측벽에 형성된 2개의 스페이서(42) 상부에 형성될 수도 있으나, 상기 트렌치 일측 측벽에 형성된 하나의 스페이서 상부에 형성되도록 하여(미도시) 각 소자의 상부전극(62)과 접하는 스페이서 부분의 면적이 최소화되도록 하는 것이 바람직하다.
다음은, 도 14와 같이, 상기 기판 전면에 제 3 절연막(72)을 증착하고 상기 각 소자의 상부전극 상에 컨택홀을 형성하고(제 7 단계), 상기 컨택홀에 도전성 플러그(82)를 형성하고(제 8 단계), 상기 도전성 플러그(82) 상에 상기 각 소자의 전기적 연결을 위한 상부 금속배선층(92)을 형성한다(제 9 단계).
여기서, 상기 제 3 절연막(72)은 TEOS와 같은 산화막일 수 있고, 상기 도전성 플러그(82)는 W, 상기 상부 금속배선층(92)은 상기 하부 금속배선층(10)과 같은 물질로 형성할 수 있다.
기타, 미설명된 부분은 공지의 저항성 메모리 소자의 제조방법에 따른다.
10: 하부 금속배선층 20: 하부전극
32: 제 1 절연막 42, 42a, 42b: 스페이서
52, 54: 제 2 절연막 62: 상부전극
72: 제 3 절연막 82: 도전성 플러그
92: 상부 금속배선층
32: 제 1 절연막 42, 42a, 42b: 스페이서
52, 54: 제 2 절연막 62: 상부전극
72: 제 3 절연막 82: 도전성 플러그
92: 상부 금속배선층
Claims (14)
- 하부전극과 상부전극 사이에 저항 가변층을 둔 저항성 메모리 소자에 있어서,
상기 저항 가변층은 스페이서 형태로 형성되되,
상기 스페이서는 상협하광(上狹下廣)으로 형성되어 상기 상부전극과 접하는 면적을 최소화시킨 것을 특징으로 하는 저항성 메모리 소자.
- 제 1 항에 있어서,
상기 스페이서는 상기 하부전극과 상기 상부전극 사이에 채워진 제 1 절연막 측벽에 형성되고,
상기 스페이서 상에는 제 2 절연막이 형성되어 상기 상부전극과 접하는 것을 특징으로 하는 저항성 메모리 소자.
- 제 2 항에 있어서,
상기 제 1 절연막은 트렌치를 사이에 두고 일정 거리 이격되어 형성되고,
상기 스페이서는 상기 트렌치의 양측 측벽에 형성된 것을 특징으로 하는 저항성 메모리 소자.
- 삭제
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 스페이서는 unipolar 또는 bipolar로 저항 가변 특성을 가지는 전이금속화합물 또는 Perovskite 물질로 형성된 것을 특징으로 하는 저항성 메모리 소자.
- 제 5 항에 있어서,
상기 전이금속화합물은 NiO, FeO, SrO, TiO, HfO, NbO, ZrO, TaO, ZnO, CuO 및 CoO 중에서 선택된 어느 하나이고,
상기 Perovskite 물질은 SrZrO3 또는 (Pr, Ca)MnO3인 것을 특징으로 하는 저항성 메모리 소자.
- 삭제
- 삭제
- 소정의 기판 상에 하부전극을 형성하는 제 1 단계와;
상기 하부전극 상에 제 1 절연막을 증착하고 식각하여 일정 간격으로 트렌치를 형성하는 제 2 단계와;
상기 기판 전면에 저항 가변 물질층을 일정 두께로 증착하고 비등방성으로 식각하여 상기 트렌치 측벽에 상기 저항 가변 물질층으로 상협하광(上狹下廣) 형상의 스페이서를 형성하는 제 3 단계와;
상기 기판 전면에 제 2 절연막을 증착하여 상기 트렌치를 메우고 상기 스페이서 상부가 드러나도록 평탄화시키는 제 4 단계와;
상기 기판 전면에 상부전극 물질을 증착하는 제 5 단계를 포함하여 구성된 것을 특징으로 하는 저항성 메모리 소자의 제조방법.
- 제 9 항에 있어서,
상기 제 3 단계에서 상기 저항 가변 물질층의 비등방성 식각으로 상기 스페이서의 상부 면적을 결정하도록 하는 것을 특징으로 하는 저항성 메모리 소자의 제조방법.
- 제 9 항 또는 제 10 항에 있어서,
상기 상부전극 물질을 식각하여 각 소자의 상부전극을 형성하는 제 6 단계와;
상기 기판 전면에 제 3 절연막을 증착하고 상기 각 소자의 상부전극 상에 컨택홀을 형성하는 제 7 단계와;
상기 컨택홀에 도전성 플러그를 형성하는 제 8 단계와;
상기 도전성 플러그 상에 상기 각 소자의 전기적 연결을 위한 상부 금속배선층을 형성하는 제 9 단계를 더 포함하여 구성된 것을 특징으로 하는 저항성 메모리 소자의 제조방법.
- 제 11 항에 있어서,
상기 각 소자의 상부전극은 상기 트렌치 일측 측벽에 형성된 하나의 스페이서 상부에 형성된 것을 특징으로 하는 저항성 메모리 소자의 제조방법.
- 제 11 항에 있어서,
상기 각 소자의 상부전극은 상기 트렌치 양측에 측벽에 형성된 2개의 스페이서 상부에 형성된 것을 특징으로 하는 저항성 메모리 소자의 제조방법.
- 제 11 항에 있어서,
상기 기판은 각 소자를 공통으로 접속하기 위한 하부 금속배선층이고,
상기 하부전극도 각 소자에 공통되도록 하나로 형성된 것을 특징으로 하는 저항성 메모리 소자의 제조방법.
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| KR1020100056781A KR101113014B1 (ko) | 2010-06-15 | 2010-06-15 | 스페이서 구조를 갖는 저항성 메모리 소자 및 그 제조방법 |
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Cited By (2)
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| US9768381B2 (en) | 2014-10-14 | 2017-09-19 | Seoul National University R&Db Foundation | Resistive random access memory device having a nano-scale tip, memory array using the same and fabrication method thereof |
| US10903421B2 (en) | 2018-10-01 | 2021-01-26 | International Business Machines Corporation | Controlling filament formation and location in a resistive random-access memory device |
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- 2010-06-15 KR KR1020100056781A patent/KR101113014B1/ko active IP Right Grant
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