KR20100048198A - 가변 저항 메모리 소자 및 그 형성방법 - Google Patents
가변 저항 메모리 소자 및 그 형성방법 Download PDFInfo
- Publication number
- KR20100048198A KR20100048198A KR1020080107236A KR20080107236A KR20100048198A KR 20100048198 A KR20100048198 A KR 20100048198A KR 1020080107236 A KR1020080107236 A KR 1020080107236A KR 20080107236 A KR20080107236 A KR 20080107236A KR 20100048198 A KR20100048198 A KR 20100048198A
- Authority
- KR
- South Korea
- Prior art keywords
- variable resistance
- insulating film
- forming
- lower electrode
- interlayer insulating
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 38
- 239000010410 layer Substances 0.000 claims abstract description 82
- 239000011229 interlayer Substances 0.000 claims abstract description 52
- 125000006850 spacer group Chemical group 0.000 claims abstract description 38
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 3
- 238000009413 insulation Methods 0.000 abstract 6
- 229910052751 metal Inorganic materials 0.000 description 16
- -1 metal elements Chemical class 0.000 description 14
- 238000010586 diagram Methods 0.000 description 12
- 150000004767 nitrides Chemical class 0.000 description 12
- 239000010936 titanium Substances 0.000 description 10
- 239000010949 copper Substances 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 7
- 229910052787 antimony Inorganic materials 0.000 description 6
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 6
- 229910052714 tellurium Inorganic materials 0.000 description 6
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- 229910018182 Al—Cu Inorganic materials 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910015345 MOn Inorganic materials 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 4
- 229910019794 NbN Inorganic materials 0.000 description 4
- 229910004491 TaAlN Inorganic materials 0.000 description 4
- 229910003071 TaON Inorganic materials 0.000 description 4
- 229910004200 TaSiN Inorganic materials 0.000 description 4
- 229910010037 TiAlN Inorganic materials 0.000 description 4
- 229910010060 TiBN Inorganic materials 0.000 description 4
- 229910010282 TiON Inorganic materials 0.000 description 4
- 229910008482 TiSiN Inorganic materials 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 229910008807 WSiN Inorganic materials 0.000 description 4
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 4
- 238000004891 communication Methods 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 229910052735 hafnium Inorganic materials 0.000 description 4
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 4
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 4
- 229910052750 molybdenum Inorganic materials 0.000 description 4
- 239000011733 molybdenum Substances 0.000 description 4
- 230000001590 oxidative effect Effects 0.000 description 4
- 239000011669 selenium Substances 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 2
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000012782 phase change material Substances 0.000 description 2
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 2
- 229910052711 selenium Inorganic materials 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
- H10N70/8413—Electrodes adapted for resistive heating
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8825—Selenides, e.g. GeSe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8828—Tellurides, e.g. GeSbTe
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/50—Resistive cell structure aspects
- G11C2213/52—Structure characterized by the electrode material, shape, etc.
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/72—Array wherein the access device being a diode
Landscapes
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
가변 저항 메모리 소자 및 그 형성방법이 제공된다. 상기 가변 저항 메모리 소자의 형성방법은 반도체 기판 상에 제 1 층간절연막을 형성하고, 제 1 층간절연막내에 제 1 방향으로 연장된 장방형의 상부면을 가지는 하부전극을 형성하고, 하부전극 상에 제 1 방향과 교차하는 제 2 방향으로 연장되는 장방형의 하부면을 가지며 하부전극과 접촉하는 가변저항패턴을 형성하는 것을 포함하되, 하부전극과 가변저항패턴이 접촉하는 면적은 하부전극의 상부면의 단축길이와 가변저항패턴의 하부면의 단축길이의 곱으로 표현된다.
가변저항패턴, 하부전극, 계면 저항
Description
본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 더욱 상세하게는 가변 저항 메모리 소자 및 그 형성방법에 관한 것이다.
이동 통신 및 컴퓨터 등과 같은 전자 산업의 발전에 따라, 빠른 읽기/쓰기 동작 속도, 비휘발성 및 낮은 동작 전압 등의 특성을 갖는 반도체 장치가 요구되고 있다. 하지만, 현재 사용되는 에스램(static random access memory; SRAM), 디램(Dynamic Random Access Memory; DRAM) 및 플래쉬 메모리(FLASH memory) 등과 같은 메모리 장치는 이러한 특성들을 모두 충족시키지 못하고 있다.
예를 들면, 상기 디램의 단위 셀은 한 개의 커패시터와 이를 제어하기 위한 한 개의 트랜지스터를 구비하기 때문에, 낸드 플래시 메모리에 비해 상대적으로 큰 단위 셀 면적을 갖는다. 또한, 디램은 커패시터에 정보를 저장하기 때문에, 알려진 것처럼, 리프레시 동작이 필요한 휘발성 메모리 장치이다. 상기 에스램은 빠른 동작 속도를 갖지만, 마찬가지로 휘발성 메모리 장치의 하나이며, 특히 단위 셀은 여섯 개의 트랜지스터들로 구성되기 때문에 단위 셀 면적이 매우 큰 단점을 갖는다. 상기 플래시 메모리는 비휘발성 메모리 장치이면서, (특히 낸드형 플래시 메모리 장치의 경우) 현존하는 메모리 장치들 중의 가장 높은 집적도를 제공하지만, 알려진 것처럼 동작 속도가 느린 단점을 갖는다.
이에 따라, 최근에는 빠른 읽기/쓰기 동작이 가능하며, 비휘발성을 갖고, 리프레쉬 동작이 불필요하며, 동작 전압이 낮은 메모리 장치에 대한 연구가 진행되고 있으며, 상변화 랜덤 억세스 메모리(phase random access memory; PRAM)는 이러한 기술적 요구들을 충족시킬 수 있을 것으로 기대되는 차세대 메모리 장치의 한가지이다.
본 발명의 목적은 전기적 특성이 향상된 가변 저항 메모리 소자 및 그 형성방법을 제공하는 것이다.
본 발명의 실시예에 따른 가변 저항 메모리 소자의 형성방법은 반도체 기판 상에 제 1 층간절연막을 형성하는 것, 상기 제 1 층간절연막내에, 제 1 방향으로 연장된 장방형의 상부면을 가지는 하부전극을 형성하는 것, 상기 하부전극 상에, 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 장방형의 하부면을 가지며, 상기 하부전극과 접촉하는 가변저항패턴을 형성하는 것을 포함하되, 상기 하부전극과 상기 가변저항패턴이 접촉하는 면적은 상기 하부전극의 상부면의 단축길이와 상기 가변저항패턴의 하부면의 단축길이의 곱이다.
상기 가변저항패턴을 형성하는 것은 상기 제 1 층간절연막 상에, 상기 하부전극을 덮는 제 1 절연막을 형성하는 것, 상기 제 1 절연막을 패터닝하여, 제 2 방향으로 연장되는 제 1 트렌치를 형성하는 것, 상기 제 1 트렌치의 측벽에 상기 제 2 방향으로 연장되는 스페이서를 형성하는 것, 상기 스페이서가 형성된 제 1 트렌치를 채우는 제 2 절연막을 형성하는 것, 상기 스페이서를 제거하여, 제 1 그루브를 형성하는 것, 그리고 상기 제 1 그루브를 채우는 가변저항층을 형성하는 것을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제 1 층간절연막내에 복수의 상기 하부전극들이 2차원적으로 배열되며,상기 가변저항패턴은 상기 제 2 방향으로 배열된 상기 하부전극들과 접촉하도록 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제 1 층간절연막내에 복수의 상기 하부전극들이 2차원적으로 배열되되, 복수의 상기 가변저항패턴들이 상기 복수의 하부전극들 상에 각각 접촉되며, 상기 복수의 가변저항패턴들은 서로 이격될 수 있다.
상기 스페이서는 상기 제 1 절연막 및 상기 제 2 절연막에 대하여 식각선택성을 가지는 물질로 형성될 수 있다.
상기 스페이서는 실리콘 산화막으로 형성되고, 상기 제 1 절연막 및 상기 제 2 절연막은 실리콘 질화막으로 형성될 수 있다.
상기 제 1 층간절연막 중 적어도 상부(upper portion)는 실리콘 질화막으로 형성될 수 있다.
상기 가변저항패턴을 형성하는 것은 상기 스페이서의 상부(upper portion)를 제거하는 평탄화 공정을 진행하는 것을 더 포함할 수 있다.
상기 가변저항패턴을 형성하는 것은 상기 가변저항층에 평탄화 공정을 진행하여 상기 제 1 절연막 및 상기 제 2 절연막을 노출시키는 것을 더 포함할 수 있다.
본 발명의 실시예에 따른 가변 저항 메모리 소자는 반도체 기판 상의 제 1 층간절연막, 상기 제 1 층간절연막에 제 1 방향으로 연장된 장방형의 상부면을 가지는 하부전극, 상기 제 1 층간절연막 상의 제 2 층간절연막, 및 상기 제 2 층간절연막에, 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 장방형의 하부면을 가지며, 상기 하부전극과 접촉하는 가변저항패턴을 포함하되, 상기 하부전극과 상기 가변저항패턴이 접촉하는 면적은 상기 하부전극의 상부면의 단축길이와 상기 가변저항패턴 하부면의 단축길이의 곱이다.
본 발명의 실시예에 따르면, 하부전극과 가변저항패턴이 접촉하는 면적을 최소화함으로써, 가변저항패턴과 하부전극의 계면 저항(R4)을 선택적으로 감소시킬 수 있다. 한편, 가변저항패턴이 열전도율이 낮은 절연막에 의하여 둘러싸인다. 이에 의하여, 가변저항패턴의 가열시 열이 방출되는 것을 방지할 수 있다. 따라서, 가변 저항 메모리 소자의 리셋 전류 및 소모 전력이 감소될 수 있다.
이하에서는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발 명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 제공되는 것이다.
본 발명의 실시예들에서 제 1, 제 2 등의 용어가 각각의 구성요소를 기술하기 위하여 설명되었지만, 각각의 구성요소는 이 같은 용어들에 의하여 한정되어서는 안 된다. 이러한 용어들은 단지 소정의 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다.
도면들에 있어서, 각각의 구성요소는 명확성을 기하기 위하여 과장되게 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
가변 저항 메모리 소자 중의 하나로써, 상변화 랜덤 억세스 메모리(phase random access memory; PRAM)를 예를 들어 설명한다. 하지만, 다른 가변 저항 메모리 소자에도 본 발명의 기술적 사상이 적용될 수 있다.
상기 PRAM의 메모리 셀에 저장된 정보는 상변화막의 상태의 변화에 따른 전기적 저항의 변화를 센싱함으로써 판독될 수 있으며, 상기 상변화막의 상태는 상기 상변화막의 가열 온도 및 가열 시간에 의존적이다. 이에 따라, 상기 PRAM은, 상기 상변화막을 원하는 상태로 만들기 위한 방법으로, 상기 상변화막을 흐르는 전류 및 상기 전류에 의해 발생하는 줄-열(Joule's heat)을 조절하는 방법을 채택하고 있 다. 상기 줄-열(Q)은 잘 알려진 것처럼 아래의 줄 법칙에 의해 표현될 수 있다.
[식 1]
Q=I2Rt
이때, 상기 저항(R)은 물질의 종류 또는 제조 공정에 의존적인 고정된 파라미터(fixed parameter)인 데 비해, 상기 시간(t)과 전류(I)는 제작된 제품의 동작을 위해 외부에서 제어가능한 파라미터들(externally controllable parameters)이다. 결과적으로, 소모 전력을 최소화하면서 상기 상변화막을 요구되는 온도까지 가열하기 위해서는, 상기 상변화막을 가열하는 부분의 저항을 증가시키는 것이 필요하다.
도 1은 PRAM의 기술적 문제를 설명하기 위한 회로도이다. 도선(conductive line)의 전기적 저항(electric resistance)은 그 비저항(resistivity) 및 도선의 길이에 비례하고 그 단면적에 반비례한다. 이러한 사실에 기초하여, 상기 하부 전극의 저항을 높이기 위해, 그 단면적을 줄이기 위한 노력이 진행되어 왔다.
이러한 노력 중에 하부 전극의 단면적을 감소시키는 방법은 (상기 상변화 패턴(GST)과 접하는) 상기 하부 전극의 상부 영역의 단면적 뿐만이 아니라 (상기 상변화 패턴(GST)의 가열에 기여하지 않는) 상기 하부 전극의 하부 영역의 단면적까지 감소시킨다. 그 결과, 하부 전극의 단면적을 줄이는 방법은 의도된 위치의 저항(즉, 상변화 패턴과 하부 전극 계면 저항(R4))뿐만이 아니라 의도되지 않은 위치의 저항(즉, 하부 전극 저항(R5) 및 하부 전극과 다이오드의 계면 저항(R6))까지 함께 증가시킨다. 이처럼, 상기 상변화 패턴(GST)의 가열에 기여하지 않는 영역에서의 저항 증가는 소모 전력의 증가 및 신뢰성의 저하를 초래한다. 이러한 문제를 극복하기 위해서는, 의도되지 않은 다른 저항들의 증가는 최소화시키면서, 상기 상변화 패턴(GST)과 하부 전극 사이의 계면 저항(R4)) 만을 선택적으로 증가시킬 수 있는 기술이 요구된다.
도 2a 내지 2e는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 형성방법을 설명하기 위한 도면들이다.
도 2a를 참조하면, 반도체 기판(100)에 제 1 방향으로 연장된 하부 도전라인들(105)이 형성된다. 상기 제 1 방향은 도면에 도시된 x 방향이다. 상기 반도체 기판(100)의 도전형이 p형인 경우, 상기 하부 도전라인들(105)의 도전형은 n+일 수 있다. 또는, 상기 하부 도전라인들(105)은 금속성 물질을 포함할 수 있다. 상기 반도체 기판(100) 상에 하부 절연막(107)이 형성된다. 상기 하부 절연막(107)은 실리콘 산화막으로 형성될 수 있다. 상기 하부 도전라인들(105)은 가변 저항 메모리 셀들을 소정의 방향으로 연결하는 워드 라인으로 사용될 수 있다.
상기 하부 절연막(107)에 상기 하부 도전라인들(105)에 연결되는 다이오드(110)가 형성된다. 상기 다이오드(110)를 형성하는 것은 상기 하부 절연막(107)에 2차원적으로 배열되는 홀 영역을 형성하고, 상기 하부 도전라인들(105)을 씨드층(seed layer)으로 사용하여 에피택시얼 공정을 진행하는 것을 포함할 수 있다. 상기 다이오드(110)는 상기 하부 도전라인들(105) 상에 차례로 적층된 하부 도핑 영역(112) 및 상부 도핑 영역(114)을 포함한다. 상기 하부 도핑 영역(112)은 상기 하부 도전라인들(105)의 상부면에 접하도록 형성된다. 상기 하부 도핑 영역(112)은 상기 하부 도전라인들(105)과 같은 도전형으로 형성하며, 상기 상부 도핑 영역(114)은 상기 하부 도전라인들(105)와 다른 도전형으로 형성될 수 있다.
도 2b를 참조하면, 상기 하부 절연막(107) 상에 제 1 층간 절연막(120)이 형성된다. 상기 제 1 층간 절연막(120)의 적어도 상부는 실리콘 질화막으로 형성될 수 있다. 상기 제 1 층간 절연막(120)에 2차원적으로 배열되는 복수 개의 하부전극들(130)이 형성된다. 상기 하부전극들(130)은 상기 제 1 방향으로 연장된 장방형(직사각형)의 상부면을 가질 수 있다.
상기 하부전극들(130)을 형성하는 것은 상기 제 1 층간절연막(120)에 2차원적으로 배열되는 비아 홀을 형성하고, 상기 비아 홀을 채우는 하부전극막을 증착하고, 상기 하부전극막에 평탄화 공정을 진행하여 제 1 층간절연막(120)을 노출시키는 것을 포함할 수 있다.
상기 하부전극들(130)은 금속 원소를 포함하는 질화물들, 금속 원소를 포함하는 산화질화물들, 탄소(carbon, C), 티타늄(Ti), 탄탈륨(Ta), 알루미늄 티타늄(TiAl), 지르코늄(Zr), 하프늄(Hf), 몰리브덴(Mo), 알루미늄(Al), 알루미늄-구리(Al-Cu), 알루미늄-구리-실리콘(Al-Cu-Si), 구리(Cu), 텅스텐(W), 텅스텐 티타늄(TiW) 및 텅스텐 실리사이드(WSix) 중에서 선택된 적어도 한가지 물질로 형성될 수 있다. 이때, 상기 금속 원소를 포함하는 질화물들은 TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN 및 TaAlN을 포함하고, 상기 금속 원소를 포함하는 산화질화물들은 TiON, TiAlON, WON, TaON을 포함한다. 이 실시예에 따르면, 상기 하부 전극들(130)은 티타늄 질화막으로 형성된다.
도 2c를 참조하면, 상기 제 1 층간절연막(107) 상에 제 1 절연막(142)이 형성된다. 상기 제 1 절연막(142)을 패터닝하여, 제 2 방향으로 연장되는 제 1 트렌치(143)가 형성된다. 상기 제 1 트렌치(143)는 인접하는 상기 하부전극들(130)의 적어도 일부를 노출할 수 있다. 상기 제 2 방향은 y방향일 수 있다. 상기 x방향과 y방향은 상기 반도체 기판(100)의 표면에 대하여 평행한 방향이며, z방향은 상기 반도체 기판(100)의 표면에 대하여 수직한 방향이다. 상기 트렌치(143)가 형성된 제 1 절연막(142)의 측벽에 스페이서(150)가 형성된다. 상기 스페이서(150)는 제 2 방향으로 연장되어, 상기 하부전극들(130)을 가로지로며 접촉할 수 있다. 상기 스페이서(150)는 상기 제 1 절연막(142)에 예비 스페이서막을 형성하고, 예비 스페이서막에 이방성 식각 공정을 진행하여 형성될 수 있다.
도 2d를 참조하면, 상기 스페이서(150)가 형성된 제 1 트렌치(143)를 채우는 제 2 절연막(144)이 형성된다. 상기 제 2 절연막(144)은 상기 제 1 절연막(142)과 동일한 물질로 형성될 수 있다. 상기 제 1 절연막(142) 및 제 2 절연막(144)은 상기 제 1 층간절연막(107) 상의 제 2 층간절연막(140)을 구성할 수 있다. 상기 제 2 절연막(144)을 형성하는 것은 상기 제 1 트렌치(143)을 채우며 제 1 절연막(142)을 덮는 절연물질을 형성하고, 상기 스페이서(150)의 상부(upper portion)를 제거하는 평탄화 공정을 진행하는 것을 포함할 수 있다. 상기 평탄화 공정에 의하여, 상기 스페이서(150)는 희생 스페이서(152)로 패터닝될 수 있다. 상기 희생 스페이 서(152)는 실질적으로 장방형(직사각형)의 수직 단면을 가질 수 있다.
도 2e를 참조하면, 상기 희생 스페이서(152)를 제거하여 제 1 그루브(groove,153)가 형성된다. 상기 희생 스페이서(152)는 상기 제 1 절연막(142) 및 제 2 절연막(144)에 대하여 식각 선택성을 가질 수 있다. 여기서, a가 b에 대하여 식각선택성을 가진다는 것은 a의 식각을 최대화하면서 b의 식각을 최소화하거나 그 역이 가능한 것을 의미할 수 있다. 상기 희생 스페이서(152)는 실리콘 산화막으로 형성될 수 있고, 상기 제 1 절연막(142) 및 제 2 절연막(144)은 실리콘 질화막으로 형성될 수 있다. 상기 희생 스페이서(152)는 불산(HF)을 포함하는 식각 용액을 이용하여 제거될 수 있다. 또한, 상기 희생 스페이서(152)는 상기 제 1 층간절연막(107)에 대하여 식각선택성을 가질 수 있다. 상기 제 1 층간절연막(107)의 적어도 상부(upper portion)는 실리콘 질화막으로 형성될 수 있다. 따라서, 상기 희생 스페이서(152)를 제거하는 공정에서, 상기 하부전극(130)의 상부면을 제외한 상부(upper portion)가 노출되지 않을 수 있다.
상기 제 1 그루브(153)를 채우는 가변저항패턴(160)이 형성된다. 상기 가변저항패턴(160)은 상기 제 2 방향으로 배열된 상기 하부전극들(130)들과 접촉할 수 있다. 도 3을 참조하면, 상기 하부전극(130)과 상기 가변저항 패턴(160)이 접촉하는 면적은 상기 하부전극(130)의 상부면의 단축길이(a)와 상기 가변저항패턴(160)의 하부면의 단축길이(b)의 곱으로 표현될 수 있다. 상기 하부전극(130)의 상부면과 상기 가변저항패턴(160)의 하부면은 장방형(직사각형)이며, 장축길이와 단축길이를 각각 가질 수 있다. 상기 가변저항패턴(160)을 형성하는 것은 상기 제 1 그루 브(153)를 채우는 가변저항층을 형성하고, 상기 가변저항층에 평탄화 공정을 진행하여 상기 제 1 절연막(142) 및 제 2 절연막(144)을 노출시키는 것을 포함할 수 있다.
상기 가변저항패턴(160)의 프로파일은 상기 희생 스페이서(152)의 프로파일에 따라 결정될 수 있다. 따라서, 상기 희생 스페이서(152)을 형성하는 공정에서 제 1 트렌치(143)의 측벽 경사도, 상기 예비 스페이서막의 스텝 커버리지(step coverage) 등에 의하여, 상기 가변저항패턴(160)의 프로파일이 정해질 수 있다.
상기 가변저항패턴(160)이 상변화 물질인 경우, 안티몬(antimony, Sb), 텔루리움(tellurium, Te) 및 셀레늄(selenium, Se) 중의 적어도 한가지를 포함하는 칼코겐 화합물들 중의 한가지로 형성될 수 있다. 예를 들면, 상기 가변저항패턴(160)은 텔루리움(Te), 안티몬(Sb) 및 게르마늄(Ge)의 삼원소로 이루어진 Ge22Sb22Te56일 수 있다. 향상된 전기적인 스위칭 특성을 제공하는 하나의 조성에 있어서, 텔루리움(Te)은 약 80 원자 퍼센트 이하의 농도를 가지며, 적어도 약 20 원자 퍼센트 이상의 농도를 갖고, 안티몬(Sb)은 약 5 원자 퍼센트 내지 50 원자 퍼센트의 농도를 갖고, 나머지는 게르마늄(Ge)이다.
상기 가변저항패턴(160)과 전기적으로 연결되며, 제 2 방향으로 연장되는 상부전극(170)이 형성된다. 상기 상부전극(170)은 금속 원소를 포함하는 질화물들, 금속 원소를 포함하는 산화질화물들, 티타늄(Ti), 탄탈륨(Ta), 알루미늄 티타늄(TiAl), 지르코늄(Zr), 하프늄(Hf), 몰리브덴(Mo), 알루미늄(Al), 알루미늄-구 리(Al-Cu), 알루미늄-구리-실리콘(Al-Cu-Si), 구리(Cu), 텅스텐(W), 텅스텐 티타늄(TiW) 및 텅스텐 실리사이드(WSix) 중에서 선택된 적어도 한가지 물질로 형성될 수 있다. 이때, 상기 금속 원소를 포함하는 질화물들은 TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN 및 TaAlN을 포함하고, 상기 금속 원소를 포함하는 산화질화물들은 TiON, TiAlON, WON, TaON을 포함한다. 이 실시예에 따르면, 상기 상부 전극(170)은 티타늄 질화막으로 형성된다.
본 발명의 일 실시예에 따르면, 가변저항패턴(160)은 제 2 방향으로 배열된 상기 하부전극들(130)과 접촉한다. 상기 하부전극(130)과 가변저항패턴(160)이 접촉하는 면적을 최소화함으로써, 도 1에서 설명된 가변저항변화 패턴과 하부전극의 계면 저항(R4)을 선택적으로 증가시킬 수 있다. 한편, 가변저항패턴(160)의 가열에 기여하지 않는 영역(예를 들면, 하부전극의 저항(도 1에서 R5))의 저항을 증가되지 않음으로써, 소자의 소모 전력의 증가 및 신뢰성의 저하를 방지할 수 있다.
도 4a 및 4b를 참조하여, 본 발명의 다른 실시예에 따른 가변 저항 메모리 소자의 형성방법이 설명된다. 가변저항패턴을 형성하는 방법에서의 차이를 제외하면 이 실시예는 앞서 일 실시예의 그것과 유사하다. 따라서, 설명의 간략함을 위해, 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다. 예를 들면, 다이오드(110)는 앞서 설명된 일 실시예의 제조방법 또는 그것의 변형된 방법을 통해 제조될 수 있다.
도 4a를 참조하면, 도 2d에서 설명된 바와 같이, 상기 희생 스페이서(152)를 형성한 후, 제 1 방향으로 연장되는 제 2 트렌치(145)가 형성된다. 상기 제 2 트렌치(145)를 형성하는 것은 상기 희생 스페이서(152)를 이격되도록 패터닝하여 스페이서 패턴(155)을 형성하는 것을 포함할 수 있다. 상기 스페이서 패턴(155)은 제 2 방향으로 연장되는 장방형의 하부면을 가지며, 하부전극(130)과 접촉하도록 형성될 수 있다.
도 4b를 참조하면, 상기 제 2 트렌치(145)를 채우는 제 3 절연막(146)이 형성된다. 상기 제 3 절연막(146)은 제 1 절연막(142) 및 제 2 절연막(144)과 동일한 물질로 형성될 수 있다. 상기 제 1 절연막(142), 제 2 절연막(144) 및 제 3 절연막(146)은 제 1 층간절연막(107) 상의 제 2 층간절연막(140)을 구성할 수 있다. 상기 스페이서 패턴(155)을 제거하여 제 2 그루브(156)가 형성된다. 상기 스페이서 패턴(155)은 상기 제 2 층간 절연막(140)에 대하여 식각선택성을 가질 수 있다. 상기 제 2 그루브(156)를 채우는 가변저항패턴(160a)이 형성된다. 상기 가변저항패턴(160a)은 위에서 언급된 가변저항패턴(160)과 동일한 방법으로 형성될 수 있다. 상기 가변저항패턴(160a)를 제 2 방향으로 연결하며 접촉하는 상부전극(170)이 형성된다. 상기 가변저항패턴(160a)과 상기 하부전극(130)이 접촉하는 면적은 상기 하부전극(130)의 상부면의 단축길이(a)와 상기 가변저항패턴(160a)의 하부면의 단축길이(b)의 곱으로 표현될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 하부전극(130)과 가변저항패턴(160a)이 접촉하는 면적을 최소화함으로써, 도 1에서 설명된 상변화 패턴과 하부전극의 계면 저항(R4)을 선택적으로 증가시킬 수 있다. 한편, 상기 가변저항패턴(160a)은 상기 제 1, 2 층간절연막(120, 140)에 의하여 둘러싸인다. 상기 제 1, 제 2 층간절연막(120, 140)은 열전도율이 작은 절연막(예를 들면, 실리콘 질화막)으로 형성되어, 상기 가변저항패턴(160a)의 가열시 열이 방출되는 것을 방지할 수 있다. 따라서, 가변 저항 메모리 소자의 소모 전류가 감소될 수 있다.
도 5는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자를 설명하기 위한 도면이다.
도 5를 참조하면, 반도체 기판(100)에 제 1 방향으로 연장된 하부 도전라인들(105)이 배치된다. 상기 제 1 방향은 도면에 도시된 x방향이다. 상기 반도체 기판(100)의 도전형이 p형인 경우, 상기 하부 도전라인들(105)의 도전형은 n+일 수 있다. 상기 하부 도전라인들(105)은 가변 저항 메모리 소자의 워드 라인으로 사용될 수 있다.
상기 반도체 기판(100) 상에 하부 절연막(107)이 배치된다. 상기 하부 절연막(107)은 실리콘 산화막을 포함할 수 있다. 상기 하부 절연막(107)에, 2차원적으로 배열되며 상기 하부 도전라인들(105)과 접촉하는 다이오드들(110)이 배치된다. 상기 다이오드들(110)은 상기 하부 도전라인들(105) 상에 차례로 적층된 하부 도핑영역(112) 및 상부 도핑 영역(114)을 포함한다. 상기 하부 도핑 영역(112)은 상기 하부 도전라인들(105)과 같은 도전형일 수 있고, 상기 상부 도핑 영역(1140은 상기 하부 도전라인들(105)과 다른 도전형일 수 있다.
상기 하부 절연막(107) 상에 제 1 층간절연막(120)이 배치된다. 상기 제 1 층간절연막(120)의 적어도 상부(upper portion)는 실리콘 질화막을 포함할 수 있 다. 상기 제 1 층간절연막(120)에 2차원적으로 배열되며, 상기 다이오드(110)와 접촉하는 복수 개의 하부전극들(130)이 배치된다. 상기 하부전극(130)은 상기 제 1 방향으로 연장된 장방형(직사각형)의 상부면을 가질 수 있다. 상기 하부전극들(130)은 가변 저항 메모리 소자에서 상변화에 필요한 열을 공급하는 히터(heater)로서 기능할 수 있다.
상기 하부전극들(130)은 금속 원소를 포함하는 질화물들, 금속 원소를 포함하는 산화질화물들, 탄소(carbon, C), 티타늄(Ti), 탄탈륨(Ta), 알루미늄 티타늄(TiAl), 지르코늄(Zr), 하프늄(Hf), 몰리브덴(Mo), 알루미늄(Al), 알루미늄-구리(Al-Cu), 알루미늄-구리-실리콘(Al-Cu-Si), 구리(Cu), 텅스텐(W), 텅스텐 티타늄(TiW) 및 텅스텐 실리사이드(WSix) 중에서 선택된 적어도 한가지 물질일 수 있다. 이때, 상기 금속 원소를 포함하는 질화물들은 TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN 및 TaAlN을 포함하고, 상기 금속 원소를 포함하는 산화질화물들은 TiON, TiAlON, WON, TaON을 포함한다. 이 실시예에 따르면, 상기 하부 전극들(130)은 티타늄 질화막일 수 있다.
상기 제 1 층간절연막(120) 상에 제 2 층간절연막(140)이 배치된다. 상기 제 2 층간절연막(140)은 실리콘 질화막을 포함할 수 있다. 상기 제 2 층간 절연막(140) 내에 제 2 방향으로 연장되는 가변저항패턴(160)이 배치된다. 상기 가변저항패턴(160)은 상기 제 2 방향으로 배열된 상기 하부전극들(130)과 접촉하여 연결할 수 있다. 상기 가변저항패턴(160)과 상기 하부전극들(130)이 접촉하는 면적은 상기 하부전극(130)의 상부면의 단축길이(a)와 상기 가변저항패턴(160)의 하부면의 단축길이(b)의 곱으로 표현될 수 있다(도 3 참조). 상기 가변저항패턴(160)과 상기 하부전극들(130)이 접촉하는 면적을 최소화함으로써, 상변화에 필요한 저항(도 1에서 R4)을 증가시킬 수 있다. 반면, 하부전극들(130)과 가변저항패턴(160)의 저항(도 1 에서 R5,R3)은 증가되지 않을 수 있다.
상기 가변저항패턴(160)이 상변화 물질인 경우, 안티몬(antimony, Sb), 텔루리움(tellurium, Te) 및 셀레늄(selenium, Se) 중의 적어도 한가지를 포함하는 칼코겐 화합물들 중의 한가지일 수 있다. 예를 들면, 상기 가변저항패턴(160)은 텔루리움(Te), 안티몬(Sb) 및 게르마늄(Ge)의 삼원소로 이루어진 Ge22Sb22Te56일 수 있다. 향상된 전기적인 스위칭 특성을 제공하는 하나의 조성에 있어서, 텔루리움(Te)은 약 80 원자 퍼센트 이하의 농도를 가지며, 적어도 약 20 원자 퍼센트 이상의 농도를 갖고, 안티몬(Sb)은 약 5 원자 퍼센트 내지 50 원자 퍼센트의 농도를 갖고, 나머지는 게르마늄(Ge)이다.
상기 가변저항패턴(160)과 전기적으로 연결되며, 제 2 방향으로 연장되는 상부전극(170)이 배치된다. 상기 상부전극(170)은 금속 원소를 포함하는 질화물들, 금속 원소를 포함하는 산화질화물들, 티타늄(Ti), 탄탈륨(Ta), 알루미늄 티타늄(TiAl), 지르코늄(Zr), 하프늄(Hf), 몰리브덴(Mo), 알루미늄(Al), 알루미늄-구리(Al-Cu), 알루미늄-구리-실리콘(Al-Cu-Si), 구리(Cu), 텅스텐(W), 텅스텐 티타늄(TiW) 및 텅스텐 실리사이드(WSix) 중에서 선택된 적어도 한가지 물질일 수 있다. 이때, 상기 금속 원소를 포함하는 질화물들은 TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN 및 TaAlN을 포함하고, 상기 금속 원소를 포함하는 산화질화물들은 TiON, TiAlON, WON, TaON을 포함한다. 이 실시예에 따르면, 상기 상부 전극(170)은 티타늄 질화막일 수 있다.
본 발명의 일 실시예에 따르면, 상기 하부전극들(130)과 가변저항패턴(160)의 계면 저항은 선택적으로 증가될 수 있다. 반면, 저항이 증가되는 것이 불필요한 영역(하부전극들(130), 가변저항패턴(160))의 저항은 증가되지 않는다. 따라서, 가변저항패턴(160)의 상변화를 위하여 필요한 전류가 감소될 수 있으며, 소자의 소모 전력이 감소될 수 있다.
도 6을 참조하여 본 발명의 다른 실시예에 따른 가변 저항 메모리 소자를 설명한다. 가변저항패턴들(160a)에서의 차이를 제외하면 이 실시예는 앞서 일 실시예의 그것과 유사하다. 따라서, 설명의 간략함을 위해, 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다.
상기 하부전극들(130)들과 접촉하는 가변저항패턴들(160a)이 제 2 층간절연막(140)에 배치된다. 상기 제 2 층간절연막(140)은 실리콘 질화막을 포함할 수 있다. 이에 더하여, 상기 제 1 층간절연막(120)의 적어도 상부(upper portion)는 실리콘 질화막을 포함할 수 있다. 상기 가변저항패턴들(160a)은 상기 하부전극들(130) 상에 각각 접촉한다. 즉, 상기 가변저항패턴들(160a)은 서로 이격되어 배치되며, 상기 하부전극들(130)과 일대일로 대응하도록 배치된다. 상기 가변저항패턴들(160a)과 상기 하부전극들(130)이 접촉하는 면적은 상기 하부전극(130)의 상부면의 단축길이(a)와 상기 가변저항패턴들(160a)의 하부면의 단축길이(b)의 곱으로 표현될 수 있다(도 3 참조). 상기 가변저항패턴(160a)과 상기 하부전극들(130)이 접촉하는 면적을 최소화함으로써, 상변화에 필요한 저항(도 1에서 R4)을 증가시킬 수 있다. 반면, 하부전극들(130)과 가변저항패턴(160a)의 저항(도 1 에서 R5,R3)은 증가되지 않을 수 있다.
본 발명의 다른 실시예에 따르면, 상기 가변저항패턴(160a)이 상기 하부전극들(130)과 일대일로 대응하면서 이격되어 배치된다. 상기 가변저항패턴(160a)과 상기 하부전극들(130)이 접촉하는 면적을 최소화함으로써, 상기 가변저항패턴(160a)과 상기 하부전극들(130)의 계면 저항은 증가될 수 있다. 또한, 상기 제 1 층간절연막(120)의 적어도 상부 및 제 2 층간절연막(140)은 열전도율이 낮은 실리콘 질화막을 포함한다. 따라서, 상기 가변저항패턴들(160a)이 열전도율이 작은 절연막에 의하여 둘러싸임으로써, 상기 가변저항패턴들(160a)을 가열하는 과정에서 열이 방출되는 것을 방지할 수 있다. 이에 따라, 가변 저항 메모리 소자의 리셋 전류 및 소모 전력이 감소될 수 있다.
도 7은 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 포함하는 전자 시스템을 나타내는 블럭도이다.
도 7을 참조하면, 전자 시스템(200)은 제어기(210), 입출력 장치(220) 및 기억 장치(230)를 포함할 수 있다. 상기 제어기(210), 입출력 장치(220) 및 기억 장치(230)는 버스(250, bus)를 통하여 서로 커플링(coupling)될 수 있다. 상기 버스(250)는 데이터들 및/또는 동작 신호들이 이동하는 통로에 해당한다. 상기 제어기(210)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트 롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(220)는 키패드, 키보드 및 표시 장치(display device)등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(230)는 데이터를 저장하는 장치이다. 상기 기억 장치(230)는 데이터 및/또는 상기 제어기(210)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(230)는 상술한 실시예에 개시된 가변 저항 메모리 소자를 포함할 수 있다. 상기 전자 시스템(200)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(240)를 더 포함할 수 있다. 상기 인터페이스(240)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(240)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
상기 전자 시스템(200)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 또는 정보 전송/수신 시스템 등일 수 있다. 상기 전자 시스템(200)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(200)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 8은 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 포함하는 메모 리 카드를 나타내는 블럭도이다.
도 8을 참조하면, 메모리 카드(300)는 기억 장치(310) 및 메모리 제어기(320)를 포함한다. 상기 기억 장치(310)는 데이터를 저장할 수 있다. 상기 기억 장치(310)는 전원 공급이 중단될지라도 저장된 데이터를 그대로 유지하는 비휘발성 특성을 갖는 것이 바람직하다. 상기 기억 장치(310)는 상술한 실시예에 개시된 가변 저항 메모리 소자를 포함할 수 있다. 상기 메모리 제어기(320)는 호스트(host)의 판독/쓰기 요청에 응답하여 상기 기억 장치(310)에 저장된 데이터를 독출하거나, 상기 기억 장치(310)에 데이터를 저장할 수 있다.
도 1은 가변 저항 메모리 소자의 기술적 문제를 설명하기 위한 회로도이다.
도 2a 내지 2e는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 형성방법을 설명하기 위한 도면들이다.
도 3은 본 발명의 실시예에 따른 가변저항패턴과 하부전극의 접촉 면적을 설명하기 위한 도면이다.
도 4a 및 4b는 본 발명의 다른 실시예에 따른 가변 저항 메모리 소자의 형성방법을 설명하기 위한 도면들이다.
도 5는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자를 설명하기 위한 도면이다.
도 6은 본 발명의 다른 실시예에 따른 가변 저항 메모리 소자를 설명하기 위한 도면이다.
도 7은 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 포함하는 전자 시스템을 나타내는 블럭도이다.
도 8은 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 포함하는 메모리 카드를 나타내는 블럭도이다.
Claims (10)
- 반도체 기판 상에 제 1 층간절연막을 형성하는 것;상기 제 1 층간절연막내에, 제 1 방향으로 연장된 장방형의 상부면을 가지는 하부전극을 형성하는 것;상기 하부전극 상에, 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 장방형의 하부면을 가지며, 상기 하부전극과 접촉하는 가변저항패턴을 형성하는 것을 포함하되,상기 하부전극과 상기 가변저항패턴이 접촉하는 면적은 상기 하부전극의 상부면의 단축길이와 상기 가변저항패턴의 하부면의 단축길이의 곱인 가변 저항 메모리 소자의 형성방법.
- 청구항 1에 있어서,상기 가변저항패턴을 형성하는 것은:상기 제 1 층간절연막 상에, 상기 하부전극을 덮는 제 1 절연막을 형성하는 것;상기 제 1 절연막을 패터닝하여, 제 2 방향으로 연장되는 제 1 트렌치를 형성하는 것;상기 제 1 트렌치의 측벽에 상기 제 2 방향으로 연장되는 스페이서를 형성하는 것;상기 스페이서가 형성된 제 1 트렌치를 채우는 제 2 절연막을 형성하는 것;상기 스페이서를 제거하여, 제 1 그루브를 형성하는 것; 그리고상기 제 1 그루브를 채우는 가변저항층을 형성하는 것을 포함하는 가변 저항 메모리 소자의 형성방법.
- 청구항 2에 있어서,상기 제 1 층간절연막내에 복수의 상기 하부전극들이 2차원적으로 배열되되,상기 가변저항패턴은 상기 제 2 방향으로 배열된 상기 하부전극들과 접촉하도록 형성되는 가변 저항 메모리 소자의 형성방법.
- 청구항 2에 있어서,상기 제 1 층간절연막내에 복수의 상기 하부전극들이 2차원적으로 배열되되,복수의 상기 가변저항패턴들이 상기 복수의 하부전극들 상에 각각 접촉되며, 상기 복수의 가변저항패턴들은 서로 이격된 가변 저항 메모리 소자의 형성방법.
- 청구항 2에 있어서,상기 스페이서는 상기 제 1 절연막 및 상기 제 2 절연막에 대하여 식각선택성을 가지는 물질로 형성되는 가변 저항 메모리 소자의 형성방법.
- 청구항 5에 있어서,상기 스페이서는 실리콘 산화막으로 형성되고, 상기 제 1 절연막 및 상기 제 2 절연막은 실리콘 질화막으로 형성되는 가변 저항 메모리 소자의 형성방법.
- 청구항 6에 있어서,상기 제 1 층간절연막 중 적어도 상부(upper portion)는 실리콘 질화막으로 형성되는 가변 저항 메모리 소자의 형성방법.
- 청구항 2에 있어서,상기 가변저항패턴을 형성하는 것은:상기 스페이서의 상부(upper portion)를 제거하는 평탄화 공정을 진행하는 것을 더 포함하는 가변 저항 메모리 소자의 형성방법
- 청구항 2에 있어서,상기 가변저항패턴을 형성하는 것은:상기 가변저항층에 평탄화 공정을 진행하여 상기 제 1 절연막 및 상기 제 2 절연막을 노출시키는 것을 더 포함하는 가변 저항 메모리 소자의 형성방법.
- 반도체 기판 상의 제 1 층간절연막;상기 제 1 층간절연막에 제 1 방향으로 연장된 장방형의 상부면을 가지는 하부전극;상기 제 1 층간절연막 상의 제 2 층간절연막; 및상기 제 2 층간절연막에, 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 장방형의 하부면을 가지며, 상기 하부전극과 접촉하는 가변저항패턴을 포함하되,상기 하부전극과 상기 가변저항패턴이 접촉하는 면적은 상기 하부전극의 상부면의 단축길이와 상기 가변저항패턴 하부면의 단축길이의 곱인 가변 저항 메모리 소자.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20080107236A KR101486984B1 (ko) | 2008-10-30 | 2008-10-30 | 가변 저항 메모리 소자 및 그 형성방법 |
| US12/608,633 US8278206B2 (en) | 2008-10-30 | 2009-10-29 | Variable resistance memory device and methods of forming the same |
| US13/584,070 US8558348B2 (en) | 2008-10-30 | 2012-08-13 | Variable resistance memory device and methods of forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20080107236A KR101486984B1 (ko) | 2008-10-30 | 2008-10-30 | 가변 저항 메모리 소자 및 그 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100048198A true KR20100048198A (ko) | 2010-05-11 |
| KR101486984B1 KR101486984B1 (ko) | 2015-01-30 |
Family
ID=42131930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR20080107236A KR101486984B1 (ko) | 2008-10-30 | 2008-10-30 | 가변 저항 메모리 소자 및 그 형성방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US8278206B2 (ko) |
| KR (1) | KR101486984B1 (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101120342B1 (ko) * | 2009-09-18 | 2012-02-24 | 가부시끼가이샤 도시바 | 비휘발성 메모리 장치 |
| KR101113014B1 (ko) * | 2010-06-15 | 2012-02-27 | 서울대학교산학협력단 | 스페이서 구조를 갖는 저항성 메모리 소자 및 그 제조방법 |
| WO2012141823A3 (en) * | 2011-04-11 | 2012-12-06 | Micron Technology, Inc. | Memory cells, methods of forming memory cells and methods of forming memory arrays |
| US10985314B2 (en) | 2017-03-31 | 2021-04-20 | Samsung Electronics Co., Ltd. | Semiconductor device and method for fabricating the same |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100051896A1 (en) * | 2008-09-02 | 2010-03-04 | Samsung Electronics Co., Ltd. | Variable resistance memory device using a channel-shaped variable resistance pattern |
| KR101617381B1 (ko) | 2009-12-21 | 2016-05-02 | 삼성전자주식회사 | 가변 저항 메모리 장치 및 그 형성 방법 |
| KR20110076394A (ko) * | 2009-12-29 | 2011-07-06 | 삼성전자주식회사 | 상변화 메모리 장치 |
| US9454997B2 (en) | 2010-12-02 | 2016-09-27 | Micron Technology, Inc. | Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells |
| US8531861B2 (en) * | 2010-12-02 | 2013-09-10 | Institute of Microelectronics, Chinese Academy of Sciences | One time programming memory and method of storage and manufacture of the same |
| KR20130043533A (ko) * | 2011-10-20 | 2013-04-30 | 삼성전자주식회사 | 도전성 버퍼 패턴을 갖는 비-휘발성 메모리소자 및 그 형성 방법 |
| US9070860B2 (en) * | 2012-06-25 | 2015-06-30 | Macronix International Co. Ltd. | Resistance memory cell and operation method thereof |
| US9627611B2 (en) | 2012-11-21 | 2017-04-18 | Micron Technology, Inc. | Methods for forming narrow vertical pillars and integrated circuit devices having the same |
| KR20140109032A (ko) * | 2013-03-05 | 2014-09-15 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법, 상기 반도체 장치를 포함하는 마이크로프로세서, 프로세서, 시스템 데이터 저장 시스템 및 메모리 시스템 |
| US10490741B2 (en) * | 2013-06-05 | 2019-11-26 | SK Hynix Inc. | Electronic device and method for fabricating the same |
| RU2642170C2 (ru) * | 2013-12-19 | 2018-01-24 | Интел Корпорейшн | Гибко оборачиваемый кристалл интегральной схемы |
| US9306165B2 (en) | 2014-03-27 | 2016-04-05 | Micron Technology, Inc. | Replacement materials processes for forming cross point memory |
| KR20160047423A (ko) | 2014-09-26 | 2016-05-02 | 인텔 코포레이션 | 플렉시블 패키징 아키텍처 |
| US10700129B2 (en) | 2018-06-22 | 2020-06-30 | International Business Machines Corporation | Vertical array of resistive switching devices having a tunable oxygen vacancy concentration |
| CN112599664B (zh) * | 2020-11-25 | 2023-09-22 | 南京大学 | 一种模拟神经突触的超低能耗柔性薄膜忆阻器及其制备方法 |
Family Cites Families (51)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030075778A1 (en) | 1997-10-01 | 2003-04-24 | Patrick Klersy | Programmable resistance memory element and method for making same |
| TW434838B (en) * | 1999-10-11 | 2001-05-16 | Mosel Vitelic Inc | Manufacturing process of trench capacitor with bumps |
| US6507061B1 (en) * | 2001-08-31 | 2003-01-14 | Intel Corporation | Multiple layer phase-change memory |
| US7623370B2 (en) * | 2002-04-04 | 2009-11-24 | Kabushiki Kaisha Toshiba | Resistance change memory device |
| US7767993B2 (en) * | 2002-04-04 | 2010-08-03 | Kabushiki Kaisha Toshiba | Resistance change memory device |
| US7663132B2 (en) * | 2002-04-04 | 2010-02-16 | Kabushiki Kaisha Toshiba | Resistance change memory device |
| US7186569B2 (en) * | 2002-08-02 | 2007-03-06 | Unity Semiconductor Corporation | Conductive memory stack with sidewall |
| KR20040060491A (ko) * | 2002-12-30 | 2004-07-06 | 동부전자 주식회사 | 엔드형 플래쉬 메모리 소자의 제조방법 |
| US7115927B2 (en) * | 2003-02-24 | 2006-10-03 | Samsung Electronics Co., Ltd. | Phase changeable memory devices |
| US7706167B2 (en) * | 2003-03-18 | 2010-04-27 | Kabushiki Kaisha Toshiba | Resistance change memory device |
| US7755934B2 (en) * | 2003-03-18 | 2010-07-13 | Kabushiki Kaisha Toshiba | Resistance change memory device |
| US7719875B2 (en) * | 2003-03-18 | 2010-05-18 | Kabushiki Kaisha Toshiba | Resistance change memory device |
| US7459715B2 (en) * | 2003-04-03 | 2008-12-02 | Kabushiki Kaisha Toshiba | Resistance change memory device |
| WO2004090984A1 (en) * | 2003-04-03 | 2004-10-21 | Kabushiki Kaisha Toshiba | Phase change memory device |
| JP2004319587A (ja) * | 2003-04-11 | 2004-11-11 | Sharp Corp | メモリセル、メモリ装置及びメモリセル製造方法 |
| US7928420B2 (en) * | 2003-12-10 | 2011-04-19 | International Business Machines Corporation | Phase change tip storage cell |
| JP2005203389A (ja) * | 2004-01-13 | 2005-07-28 | Sharp Corp | 不揮発性半導体記憶装置の製造方法 |
| KR100568543B1 (ko) * | 2004-08-31 | 2006-04-07 | 삼성전자주식회사 | 작은 접점을 갖는 상변화 기억 소자의 제조방법 |
| US7364935B2 (en) * | 2004-10-29 | 2008-04-29 | Macronix International Co., Ltd. | Common word line edge contact phase-change memory |
| US7135727B2 (en) * | 2004-11-10 | 2006-11-14 | Macronix International Co., Ltd. | I-shaped and L-shaped contact structures and their fabrication methods |
| US7220983B2 (en) * | 2004-12-09 | 2007-05-22 | Macronix International Co., Ltd. | Self-aligned small contact phase-change memory method and device |
| US7396732B2 (en) * | 2004-12-17 | 2008-07-08 | Interuniversitair Microelektronica Centrum Vzw (Imec) | Formation of deep trench airgaps and related applications |
| WO2006085245A1 (en) * | 2005-02-11 | 2006-08-17 | Nxp B.V. | Method of forming sti regions in electronic devices |
| KR100707182B1 (ko) | 2005-02-18 | 2007-04-13 | 삼성전자주식회사 | 상전이 메모리 소자 및 제조방법 |
| KR100675279B1 (ko) * | 2005-04-20 | 2007-01-26 | 삼성전자주식회사 | 셀 다이오드들을 채택하는 상변이 기억소자들 및 그제조방법들 |
| US7238994B2 (en) * | 2005-06-17 | 2007-07-03 | Macronix International Co., Ltd. | Thin film plate phase change ram circuit and manufacturing method |
| KR100642645B1 (ko) * | 2005-07-01 | 2006-11-10 | 삼성전자주식회사 | 고집적 셀 구조를 갖는 메모리 소자 및 그 제조방법 |
| US7394088B2 (en) * | 2005-11-15 | 2008-07-01 | Macronix International Co., Ltd. | Thermally contained/insulated phase change memory device and method (combined) |
| US7459717B2 (en) * | 2005-11-28 | 2008-12-02 | Macronix International Co., Ltd. | Phase change memory cell and manufacturing method |
| US7732800B2 (en) * | 2006-05-30 | 2010-06-08 | Macronix International Co., Ltd. | Resistor random access memory cell with L-shaped electrode |
| US7575984B2 (en) * | 2006-05-31 | 2009-08-18 | Sandisk 3D Llc | Conductive hard mask to protect patterned features during trench etch |
| US7696506B2 (en) * | 2006-06-27 | 2010-04-13 | Macronix International Co., Ltd. | Memory cell with memory material insulation and manufacturing method |
| TWI305678B (en) * | 2006-08-14 | 2009-01-21 | Ind Tech Res Inst | Phase-change memory and fabricating method thereof |
| KR100810615B1 (ko) * | 2006-09-20 | 2008-03-06 | 삼성전자주식회사 | 고온 상전이 패턴을 구비한 상전이 메모리소자 및 그제조방법 |
| KR100809341B1 (ko) * | 2007-02-01 | 2008-03-05 | 삼성전자주식회사 | 저항체를 이용한 비휘발성 메모리 장치 및 그 제조 방법 |
| US7463512B2 (en) * | 2007-02-08 | 2008-12-09 | Macronix International Co., Ltd. | Memory element with reduced-current phase change element |
| US7459716B2 (en) * | 2007-06-11 | 2008-12-02 | Kabushiki Kaisha Toshiba | Resistance change memory device |
| US7800094B2 (en) * | 2007-06-11 | 2010-09-21 | Macronix International Co., Ltd. | Resistance memory with tungsten compound and manufacturing |
| KR100906236B1 (ko) * | 2007-07-03 | 2009-07-07 | 삼성전자주식회사 | 비휘발성 메모리 장치의 제조 방법 및 비휘발성 메모리장치 |
| DE102008032067A1 (de) * | 2007-07-12 | 2009-01-15 | Samsung Electronics Co., Ltd., Suwon | Verfahren zum Bilden von Phasenänderungsspeichern mit unteren Elektroden |
| KR101258268B1 (ko) * | 2007-07-26 | 2013-04-25 | 삼성전자주식회사 | 비휘발성 메모리 소자의 낸드형 저항성 메모리 셀 스트링들및 그 제조방법들 |
| JP5175525B2 (ja) * | 2007-11-14 | 2013-04-03 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2009130139A (ja) * | 2007-11-22 | 2009-06-11 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
| KR100935591B1 (ko) * | 2007-12-26 | 2010-01-07 | 주식회사 하이닉스반도체 | 콘택 저항 및 리셋 커런트를 개선할 수 있는 상변화 메모리소자 및 그 제조방법 |
| US7892936B1 (en) * | 2008-05-12 | 2011-02-22 | Marvell International Ltd. | Self aligned integration of high density phase change memory with thin film access device |
| US7932506B2 (en) | 2008-07-22 | 2011-04-26 | Macronix International Co., Ltd. | Fully self-aligned pore-type memory cell having diode access device |
| US20100019215A1 (en) * | 2008-07-22 | 2010-01-28 | Macronix International Co., Ltd. | Mushroom type memory cell having self-aligned bottom electrode and diode access device |
| US20100078758A1 (en) * | 2008-09-29 | 2010-04-01 | Sekar Deepak C | Miim diodes |
| US7615439B1 (en) * | 2008-09-29 | 2009-11-10 | Sandisk Corporation | Damascene process for carbon memory element with MIIM diode |
| KR20100075015A (ko) * | 2008-12-24 | 2010-07-02 | 삼성전자주식회사 | 비휘발성 메모리 장치의 제조 방법 |
| KR101623546B1 (ko) * | 2010-05-28 | 2016-05-23 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 및 그 제조 방법 |
-
2008
- 2008-10-30 KR KR20080107236A patent/KR101486984B1/ko active IP Right Grant
-
2009
- 2009-10-29 US US12/608,633 patent/US8278206B2/en active Active
-
2012
- 2012-08-13 US US13/584,070 patent/US8558348B2/en active Active
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101120342B1 (ko) * | 2009-09-18 | 2012-02-24 | 가부시끼가이샤 도시바 | 비휘발성 메모리 장치 |
| KR101113014B1 (ko) * | 2010-06-15 | 2012-02-27 | 서울대학교산학협력단 | 스페이서 구조를 갖는 저항성 메모리 소자 및 그 제조방법 |
| WO2012141823A3 (en) * | 2011-04-11 | 2012-12-06 | Micron Technology, Inc. | Memory cells, methods of forming memory cells and methods of forming memory arrays |
| US8735862B2 (en) | 2011-04-11 | 2014-05-27 | Micron Technology, Inc. | Memory cells, methods of forming memory cells and methods of forming memory arrays |
| US9166156B2 (en) | 2011-04-11 | 2015-10-20 | Micron Technology, Inc. | Memory cells, methods of forming memory cells and methods of forming memory arrays |
| US9412936B2 (en) | 2011-04-11 | 2016-08-09 | Micron Technology, Inc. | Memory cells, methods of forming memory cells and methods of forming memory arrays |
| US10985314B2 (en) | 2017-03-31 | 2021-04-20 | Samsung Electronics Co., Ltd. | Semiconductor device and method for fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US20100112774A1 (en) | 2010-05-06 |
| US20120305884A1 (en) | 2012-12-06 |
| US8558348B2 (en) | 2013-10-15 |
| KR101486984B1 (ko) | 2015-01-30 |
| US8278206B2 (en) | 2012-10-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101486984B1 (ko) | 가변 저항 메모리 소자 및 그 형성방법 | |
| EP2034536B1 (en) | Phase change memory device for multibit storage | |
| US8377741B2 (en) | Self-heating phase change memory cell architecture | |
| US8871559B2 (en) | Methods for fabricating phase change memory devices | |
| KR100766504B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| JP5544104B2 (ja) | 抵抗メモリ素子及びその形成方法 | |
| US8404514B2 (en) | Fabricating current-confining structures in phase change memory switch cells | |
| KR101390341B1 (ko) | 상변화 메모리 소자 | |
| KR100822800B1 (ko) | 상변화 기억소자 및 그 형성 방법 | |
| TWI384585B (zh) | 具有減低的底部接觸面積之可變電阻記憶體裝置以及形成其之方法 | |
| US20100072453A1 (en) | Phase-Changeable Fuse Elements and Memory Devices Containing Phase-Changeable Fuse Elements and Memory Cells Therein | |
| US20090230378A1 (en) | Resistive memory devices | |
| US20080029752A1 (en) | Phase change memory and manufacturing method thereof | |
| KR20100082604A (ko) | 가변저항 메모리 장치 및 그의 형성 방법 | |
| US10892412B2 (en) | Electronic device and method for fabricating the same | |
| US20100163826A1 (en) | Method for active pinch off of an ovonic unified memory element | |
| CN108666340B (zh) | 半导体器件 | |
| US20060098524A1 (en) | Forming planarized semiconductor structures | |
| KR20130045682A (ko) | 상변화 메모리 장치 | |
| KR20200023055A (ko) | 가변 저항 메모리 소자 및 이의 제조 방법 | |
| US8853660B2 (en) | Semiconductor memory devices having lower and upper interconnections, selection components and memory components | |
| KR100795908B1 (ko) | 발열 구조체를 구비하는 반도체 장치 및 그 형성 방법 | |
| KR20110000961A (ko) | 상변화 물질을 포함하는 비휘발성 메모리 소자 | |
| CN112054119A (zh) | 包括数据存贮材料图案的半导体器件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20191226 Year of fee payment: 6 |