KR100766504B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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박재현
오재희
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삼성전자주식회사
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Abstract

본 발명은 반도체 소자를 제공한다. 이 반도체 소자는 활성 영역을 갖는 반도체 기판, 활성 영역을 노출하는 도전막 패턴, 도전막 패턴 상에 제공되되 노출된 활성 영역 상에 형성된 개구부 및 개구부와 이격되어 도전막 패턴을 노출하는 콘택 홀을 갖는 층간 절연막 패턴, 노출된 활성 영역과 전기적으로 연결되면서 개구부 내에 제공된 반도체 패턴 및 히터 전극 패턴, 노출된 도전막 패턴과 연결되면서 콘택 홀을 채우는 콘택 플러그, 및 히터 전극 패턴 상에 제공되는 상변화 물질막을 포함한다.
상변화, 다이오드, 저항, 실리사이드

Description

반도체 소자 및 그 제조 방법{Semiconductor Device and Method of Fabricating the Same}
도 1a 내지 도 1j는 본 발명의 실시예에 따른 상변화 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도들;
도 2a 내지 도 2j는 본 발명의 다른 실시예에 따른 상변화 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도들.
*도면의 주요 부분에 대한 부호의 설명*
110, 210 : 반도체 기판 211 : 실리사이드 방지막 패턴
112, 212 : 금속막 114, 214 : 반응 방지막
115 : 도전막 115a, 215a : 도전막 패턴
116, 216 : 제 1 실리콘 산화막 117, 217 : 실리콘 질화막
118, 218 : 제 2 실리콘 산화막 120, 220 : 층간 절연막 패턴
121, 221 : 개구부 122, 222 : 스페이서
124, 224 : 반도체막 124n, 224n : 하부 불순물 영역
124p, 224p : 상부 불순물 영역 124s, 224s : 금속 실리사이드막
126, 226 : 히터 전극용 스페이서 128, 228 : 히터 전극
132, 232 : 상변화 물질막 134, 234 : 캡핑 전극
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 더 구체적으로는 상변화 메모리 소자 및 그 제조 방법에 관한 것이다.
이동 통신 및 컴퓨터 등과 같은 전자 산업이 발전함에 따라, 빠른 읽기/쓰기(read/write) 동작 속도, 비휘발성(non-volatile) 및 낮은 동작 전압 등의 특성을 갖는 반도체 소자가 요구되고 있다. 하지만, 현재 사용되는 에스램(Static Random Access Memory : SRAM), 디램(Dynamic Random Access Memory : DRAM) 및 플래쉬 메모리(flash memory) 등과 같은 메모리 소자는 이러한 특성들을 모두 충족시키지 못하고 있다.
예를 들면, 디램의 단위 셀(unit cell)은 한 개의 커패시터(capacitor)와 이를 제어하기 위한 한 개의 트랜지스터를 구비하기 때문에, 낸드 플래시 메모리(NAND flash memory)에 비해 상대적으로 큰 단위 셀 면적을 갖는다. 또한, 디램은 커패시터에 정보를 저장하기 때문에, 알려진 것처럼, 리프레시(refresh) 동작이 필요한 휘발성(volatile) 메모리 소자이다. 에스램은 빠른 동작 속도를 갖지만, 마찬가지로 휘발성 메모리 소자의 하나이다. 특히, 단위 셀은 여섯 개의 트랜지스터들로 구성되기 때문에 단위 셀 면적이 매우 큰 단점을 갖는다. 플래시 메모리는 비휘발성 메모리 장치이면서, (특히, 낸드형 플래시 메모리 장치의 경우) 현존하는 메모리 소자들 중에서 가장 높은 집적도를 제공하지만, 알려진 것처럼, 동작 속도 가 느린 단점을 갖는다.
이에 따라, 최근에는 빠른 읽기/쓰기 동작이 가능하며, 비휘발성을 갖고, 리프레쉬 동작이 불필요하며, 동작 전압이 낮은 메모리 소자에 대한 연구가 진행되고 있다. 상변화 랜덤 액세스 메모리(Phase-change Random Access Memory; PRAM)는 이러한 기술적 요구들을 충족시킬 수 있을 것으로 기대되는 차세대 메모리 장치 중의 한가지이다. 예를 들면, 상변화 랜덤 액세스 메모리는 대략 1013회 이상의 정보 변경이 가능하기 때문에, 제품의 수명이 길다는 것과 대략 30ns의 고속 동작이 가능하다는 장점을 아울러 갖는다.
상변화 랜덤 액세스 메모리의 메모리 셀에 저장된 정보는 상변화 물질막의 결정 상태의 변화에 따른 전기적 저항의 변화를 감지(sensing)함으로써, 판독될 수 있다. 상변화 물질막의 결정 상태는 상변화 물질막의 가열 온도 및 가열 시간에 의존적이다. 이에 따라, 상변화 랜덤 액세스 메모리는 상변화 물질막을 원하는 결정 상태로 만들기 위한 방법으로 상변화 물질막에 흐르는 전류 및 이러한 전류에 의해 발생하는 줄열(Joule's heat)을 조절하는 방법을 채택하고 있다. 줄열(Q)은 잘 알려진 것처럼 아래의 줄 법칙에 의해 표현될 수 있다.
Q ∝ I2Rt
저항(R)은 물질의 종류 또는 제조 공정에 의존적인 고정된 변수(fixed parameter)인 데 비해, 시간(t)과 전류(I)는 제작된 제품의 동작을 위한 변수들로서 외부에서 제어가능(externally controllable parameters)하다. 결과적으로, 소모 전력을 최소화하면서 상변화 물질막을 요구되는 온도까지 가열하기 위해서는, 상변화 물질막을 가열하는 부분의 저항을 증가시키는 것이 필요하다.
상변화 랜덤 액세스 메모리를 포함하는 상변화 메모리 소자의 관점에서는 고집적화 및 빠른 동작 속도를 실현하기 위한 동작 전류(Ion)의 증가도 요구되는 실정이다. 상변화 메모리 소자의 동작 전류에 영향을 미치는 저항 성분은 금속 저항, 콘택(contact) 저항, 활성 영역(active region) 저항 등이 있다. 이러한 저항 성분들이 상변화 메모리 소자의 동작 전류를 감소시킴으로써, 상변화 메모리 소자의 동작 특성이 저하되는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 동작 속도를 증가시킬 수 있는 상변화 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 동작 속도가 증가될 수 있는 상변화 메모리 소자의 제조 방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위하여, 본 발명은 상변화 메모리 소자를 제공한다. 이 메모리 소자는 활성 영역을 갖는 반도체 기판, 활성 영역을 노출하는 도전막 패턴, 도전막 패턴 상에 제공되되 노출된 활성 영역 상에 형성된 개구부 및 개구부와 이격되어 도전막 패턴을 노출하는 콘택 홀을 갖는 층간 절연막 패턴, 노출된 활성 영역과 전기적으로 연결되면서 개구부 내에 제공된 반도체 패턴 및 히터 전극 패턴, 노출된 도전막 패턴과 연결되면서 콘택 홀을 채우는 콘택 플러그, 및 히터 전극 패턴 상에 제공되는 상변화 물질막을 포함할 수 있다.
도전막 패턴은 금속 실리사이드막을 포함할 수 있다.
개구부의 내부 측벽에 제공되는 스페이서를 더 포함할 수 있다.
반도체 패턴은 다이오드를 포함할 수 있으며, 반도체 패턴은 다이오드 상에 제공된 금속 실리사이드막을 더 포함할 수 있다.
히터 전극 패턴은 히터 전극 및 히터 전극을 둘러싸는 히터 전극용 스페이서를 포함할 수 있다.
또한, 상기한 다른 기술적 과제를 달성하기 위하여, 본 발명은 상변화 메모리 소자의 제조 방법을 제공한다. 이 방법은 반도체 기판 내에 활성 영역을 형성하는 것, 활성 영역을 노출하는 개구부를 갖는 도전막 패턴 및 층간 절연막 패턴을 형성하는 것, 개구부 내에 반도체 패턴 및 히터 전극 패턴을 형성하는 것, 개구부와 이격되고 도전막 패턴을 노출하는 콘택 홀을 형성하는 것, 콘택 홀을 채우는 콘택 플러그를 형성하는 것, 그리고 히터 전극 패턴 상에 상변화 물질막을 형성하는 것을 포함할 수 있다.
도전막 패턴 및 층간 절연막 패턴을 형성하는 것은 반도체 기판을 덮는 도전막을 형성하는 것, 도전막을 노출하는 개구부를 갖는 층간 절연막 패턴을 형성하는 것, 그리고 개구부에 의해 노출된 도전막을 제거하는 것을 포함할 수 있다.
도전막을 제거하는 것은 식각 용액으로 불산을 사용하는 습식 식각 공정을 포함할 수 있다.
도전막은 금속 실리사이드막을 포함할 수 있다.
도전막 패턴 및 층간 절연막 패턴을 형성하는 것은 반도체 기판 상에 반도체 기판의 일부를 노출하는 실리사이드 방지막 패턴을 형성하는 것, 노출된 반도체 기판 상에 금속 실리사이드막 패턴을 형성하는 것, 실리사이드 방지막 패턴을 노출하는 개구부를 갖는 층간 절연막 패턴을 형성하는 것, 그리고 개구부에 의해 노출된 실리사이드 방지막 패턴을 제거하는 것을 포함할 수 있다.
실리사이드 방지막 패턴은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 및 저유전막 선택된 하나의 막으로 형성될 수 있다.
실리사이드 방지막 패턴은 개구부를 갖는 층간 절연막 패턴을 형성하는 과정에서 같이 제거될 수 있다.
도전막 패턴 및 층간 절연막 패턴을 형성한 후, 개구부의 내부 측벽에 스페이서를 형성하는 것을 더 포함할 수 있다.
반도체 패턴 및 히터 전극 패턴을 형성하는 것은 개구부의 하부를 채우는 반도체막을 형성하는 것, 반도체막에 불순물 이온을 주입하여 반도체 패턴을 형성하는 것, 그리고 반도체 패턴 상의 개구부를 채우는 히터 전극 패턴을 형성하는 것을 포함할 수 있다.
반도체막은 선택적 에피택시얼 성장막 또는 폴리 실리콘막으로 형성될 수 있 다.
반도체 패턴은 다이오드를 포함할 수 있다. 다이오드 상에 금속 실리사이드막을 형성하는 것을 더 포함할 수 있다.
히터 전극 패턴은 히터 전극 및 히터 전극을 둘러싸는 히터 전극용 스페이서를 포함할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다.
도 1a 내지 도 1j는 본 발명의 실시예에 따른 상변화 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 1a를 참조하면, 반도체 기판(110) 내에 소자 분리막(미도시)을 형성하여 활성 영역을 정의한다. 활성 영역은 상변화 메모리 소자의 하부 도전 영역 역할을 할 수 있다. 즉, 활성 영역은 상변화 랜덤 액세스 메모리 셀들을 소정의 방향으로 연결하는 배선(보다 구체적으로는, 워드 라인(word line))으로 사용될 수 있다. 배선으로 사용되는 활성 영역은 추후에 형성되는 콘택 플러그(contact plug)를 통해 전원을 공급받을 수 있다. 활성 영역은 반도체 기판(110)과 다른 도전형의 불순물이 고농도로 주입된 불순물 영역을 포함할 수 있다. 예를 들어, 반도체 기판(110)의 도전형이 p형인 경우, 활성 영역은 n+형인 불순물 영역을 포함할 수 있다.
도 1b를 참조하면, 활성 영역이 정의된 반도체 기판(110)을 덮는 금속막(112) 및 반응 방지막(114)을 형성한다. 금속막(112)은 반도체 기판(110)의 활성 영역 상에 금속 실리사이드막(metal silicide layer)을 형성하기 위한 것일 수 있다. 금속막(112)은 실리사이드화될 수 있는 물질일 수 있다. 바람직하게는, 금속막(112)은 코발트(Co)일 수 있다. 반응 방지막(114)은 금속막(112)을 실리사이드화하는 공정에서 금속막(112)이 외부 환경에 의해 산화되는 것을 방지하기 위한 것일 수 있다. 바람직하게는, 반응 방지막(114)은 티타늄 질화막(TiN)일 수 있다.
도 1c를 참조하면, 반도체 기판(110)의 활성 영역과 금속막(112)을 반응시켜 금속 실리사이드막인 도전막(115)을 형성한다. 도전막(115)은 코발트 실리사이드(CoSi)일 수 있다. 금속막(112)을 실리사이드화하는 공정에서 반응되지 않고 잔존하는 금속막(112) 및 반응 방지막(114)을 스트립(strip) 공정으로 제거한다. 스트립 공정은 습식 식각 공정을 포함할 수 있다. 이에 따라, 반도체 기판(110)의 활성 영역을 덮는 도전막(115)이 형성될 수 있다.
도 1d를 참조하면, 도전막(115) 상에 층간 절연막을 형성한다. 층간 절연막을 패터닝(patterning)하여 도전막(115)의 소정 영역을 노출하는 개구부(121)를 갖 는 층간 절연막 패턴(120)을 형성한다. 층간 절연막은 실리콘 산화막(SiO2), 실리콘 질화막(SiN), 실리콘 질화 산화막(SiON) 및 저유전막(low-k layer) 중에서 선택된 적어도 하나의 막을 포함할 수 있다. 바람직하게는, 층간 절연막 패턴(120)은 실리콘 산화막의 단일막 또는 실리콘 산화막-실리콘 질화막-실리콘 산화막의 삼중막일 수 있다. 본 발명의 실시예에서의 층간 절연막으로 제 1 실리콘 산화막(116), 실리콘 질화막(117) 및 제 2 실리콘 산화막(118)이 순차적으로 적층된 삼중막이 사용된다.
개구부(121)는 층간 절연막 상에 마스크 패턴(mask pattern, 미도시)을 형성한 후, 마스크 패턴을 식각 마스크로 하는 이방성 식각 공정으로 층간 절연막을 식각하여 형성할 수 있다. 이때, 층간 절연막을 식각하는 공정은 반도체 기판(110)의 활성 영역에 대해 식각 선택성을 갖는 식각 방법을 사용하여 수행되는 것이 바람직하다.
도 1e를 참조하면, 개구부(121)에 의해 노출된 도전막(115)을 제거하여 도전막 패턴(115a)을 형성한다. 이에 따라, 반도체 기판(110)의 활성 영역의 소정 영역이 노출될 수 있다. 도전막(115)을 제거하는 것은 식각 용액으로 불산(HF)을 사용하는 습식 식각 공정을 포함할 수 있다. 도전막(115)을 제거하는 공정에서 개구부(121)의 하부가 층간 절연막 패턴(120)으로 확장되는 언더 컷(undercut)이 발생할 수 있다.
도 1f를 참조하면, 반도체 기판(110)의 활성 영역의 소정 영역을 노출하는 개구부(121)의 내부 측벽에 스페이서(spacer, 122)를 형성한다. 스페이서(122)는 도전막(115)을 제거하는 공정에서 발생된 언더 컷 부위를 채워 상변화 메모리 소자의 신뢰성을 향상시키는 역할을 할 수 있다. 스페이서(122)를 형성하는 공정은 추후에 형성되는 반도체막이 폴리 실리콘일 경우에는 생략될 수도 있다. 바람직하게는, 스페이서(122)는 실리콘 산화막으로 형성될 수 있다.
도 1g를 참조하면, 내부 측벽에 스페이서(122)가 형성된 개구부(121)를 채우는 반도체막(124)을 형성한다. 반도체막(124)은 개구부(121)를 포함하는 층간 절연막 패턴(120)을 덮도록 형성된 후, 화학적 기계적 연마(Chemical Mechanical Polishing : CMP)와 같은 연마 공정으로 평탄화하여 형성될 수 있다. 반도체막(124)은 선택적 에피택시얼 성장막(Selective epitaxial Growth : SEG) 또는 폴리 실리콘막(polysilicon)으로 형성될 수 있다.
선택적 에피택시얼 성장막은 개구부(121)에 의해 노출된 반도체 기판(110)의 활성 영역을 시드층(seed layer)으로 사용하는 에피택시얼 공정을 통해 형성될 수 있으며, 4족 원소 또는 3-5족 원소 중에서 선택된 하나의 원소를 포함할 수 있다. 예를 들면, 반도체막(124)은 에피택시얼 게르마늄-실리콘막(epitaxial Ge-Si) 또는 에피택시얼 실리콘막(epitaxial Si)일 수 있다. 폴리 실리콘막은 화학적 기상 증착(Chemical Vapor Deposition : CVD) 공정을 사용하여 형성될 수 있다. 바람직하게는, 반도체막(124)은 선택적 에피택시얼 실리콘막으로 형성될 수 있다.
도 1h를 참조하면, 반도체막(124)을 리세스(recess)하여 개구부(121)의 하부만을 채우는 리세스된 반도체막(미도시)을 형성한다. 개구부(121)의 상부 측벽이 노출될 때까지 전면 식각(etch-back) 공정으로 반도체막(124)을 식각하는 것을 포함할 수 있다. 리세스 공정에 의해 노출되는 개구부(121)의 측벽의 높이는 추후에 형성될 히터 전극(heater electrode)의 높이를 결정하므로, 이를 고려하는 리세스 공정이 수행되어야 한다.
리세스 공정에 의해 개구부(121)의 하부를 채우는 리세스된 반도체막에 불순물 이온을 주입하여 반도체 패턴을 형성한다. 반도체 패턴은 하부 불순물 영역(124n) 및 상부 불순물 영역(124p)으로 이루어진 다이오드(125)를 포함할 수 있다. 하부 불순물 영역(124n) 및 상부 불순물 영역(124p)은 각각 n-형 불순물 영역 및 p+형 불순물 영역일 수 있다.
반도체 패턴은 다이오드(125) 상에 형성된 금속 실리사이드막(124s)을 더 포함할 수 있다. 금속 실리사이드막(124s)은 다이오드(125)와 추후에 형성되는 히터 전극과의 계면 저항을 낮추어 상변화 메모리 소자의 동작 전류를 낮추기 위한 것일 수 있다. 금속 실리사이드막(124s)은 내열성 금속막을 증착한 후, 리세스된 반도체막과 내열성 금속막을 반응시켜 금속 실리사이드막(124s)을 형성한다. 내열성 금속막을 실리사이드화하는 공정에서 반응되지 않고 잔존하는 내열성 금속막은 스트립 공정으로 제거될 수 있다. 스트립 공정은 습식 식각 공정을 포함할 수 있다. 이에 따라, 다이오드(125) 상에 금속 실리사이드막(124s)이 형성될 수 있다. 금속 실리사이드막(124s)은 코발트 실리사이드 또는 텅스텐 실리사이드(WSix)일 수 있다. 바람직하게는, 금속 실리사이드막(124s)은 코발트 실리사이드일 수 있다.
도 1i를 참조하면, 반도체 패턴 상의 개구부(121)를 채우는 히터 전극 패턴을 형성한다. 히터 전극 패턴은 히터 전극(128) 및 히터 전극(128)을 둘러싸는 히터 전극용 스페이서(126)를 포함할 수 있다. 반도체 패턴 상의 노출된 개구부(121)를 따라 물질막을 증착한 후, 이방성 건식 식각 공정을 수행하여 히터 전극용 스페이서(126)를 형성한다. 이어서, 히터 전극용 스페이서(126)가 형성된 개구부(121)를 채우는 히터 전극용 물질을 형성한 후, 화학적 기계적 연마 등과 같은 연마 공정을 수행하여 평탄화함으로써, 단면적이 좁아진 히터 전극(128)이 형성될 수 있다. 이에 따라, 히터 전극(128)의 저항이 높아질 수 있다. 히터 전극(128)을 형성하기 위한 평탄화 공정에서 제 2 실리콘 산화막(118)이 제거될 수 있다.
히터 전극(128)은 다이오드(125)와 전기적으로 연결되어 추후에 형성되는 상변화 물질막을 가열하는 역할을 할 수 있다. 히터 전극(128)은 금속 원소를 포함하는 질화물 또는 산화 질화물, 탄소(C), 티타늄(Ti), 지르코늄(Zr), 탄탈륨(Ta), 구리(Cu), 텅스텐(W), 하프늄(Hf), 몰리브덴(Mo), 알루미늄(Al), 알루미늄 티타늄(AlTi), 알루미늄-구리 합금(Al-Cu), 알루미늄-구리-실리콘 합금(Al-Cu-Si), 텅스텐 티타늄(WTi) 및 텅스텐 실리사이드(WSix) 중에서 선택된 적어도 하나의 물질로 형성될 수 있다. 여기서 금속 원소를 포함하는 질화물은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 몰리브덴 질화물(MoN), 니오브 질화물(NbN), 티타늄 실리콘 질화물(TiSiN), 티타늄 알루미늄 질화물(TiAlN), 티타늄 보론 질화물(TiBN), 지르코늄 실리콘 질화물(ZrSiN), 지르코늄 알루미늄 질화물(ZrAlN), 탄 탈륨 실리콘 질화물(TaSiN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 실리콘 질화물(WSiN), 텅스텐 보론 질화물(WBN), 몰리브덴 실리콘 질화물(MoSiN) 및 몰리브덴 알루미늄 질화물(MoAlN)일 수 있다. 금속 원소를 포함하는 산화 질화물은 티타늄 산화 질화물(TiON), 티타늄 알루미늄 산화 질화물(TiAlON), 탄탈륨 산화 질화물(TaON) 및 텅스텐 산화 질화물(WON)일 수 있다. 바람직하게는, 히터 전극(128)은 티타늄 질화물로 형성될 수 있다.
히터 전극용 스페이서(126)는 히터 전극(128)의 단면적을 좁히는 역할 이외에, 히터 전극(128)에서 발생하는 열의 전도(conduction)를 감소시키는 역할을 할 수 있다. 히터 전극용 스페이서(126)는 실리콘 산화막 또는 실리콘 질화막일 수 있다. 바람직하게는, 히터 전극용 스페이서(126)는 실리콘 산화막에 비래 열 전도율이 낮은 실리콘 질화막일 수 있다.
한편, 개구부(121)와 이격되고 도전막 패턴(115a)을 노출하는 콘택 홀(contact hole, 129)을 형성한 후, 콘택 홀(129)을 채우는 콘택 플러그(130)를 형성한다. 콘택 플러그(130)는 앞서 도 1a에서 설명한 상변화 랜덤 액세스 메모리 셀들을 소정의 방향으로 연결하는 배선인 워드 라인에 전원을 공급하는 역할을 할 수 있다. 이에 따라, 콘택 플러그(130)는 반도체 기판(110)의 활성 영역과 직접적으로 연결되는 구조에 비해 1/10 정도의 콘택 저항을 가질 수 있다.
도 1j를 참조하면, 히터 전극(128)이 형성된 결과물 상에 순차적으로 적층된 상변화 물질막(132) 및 캡핑 전극(capping electrode, 134)을 형성한다. 상변화 물질막(132) 및 캡핑 전극(134)은 상변화 물질 및 캡핑 전극용 물질을 형성 및 패터 닝하여 형성할 수 있다.
상변화 물질막(132)은 안티몬(antimony : Sb), 텔루르(Tellurium, Te) 및 셀렌(Selenium, Se) 중에서 적어도 하나를 포함하는 칼코겐(chalcogens) 화합물들 중에서 하나로 형성될 수 있다. 바람직하게는, 상변화 물질막(132)은 텔루르, 안티몬 및 게르마늄(Ge)의 3개의 원소로 이루어진 GST(Ge22Sb22Te56)일 수 있다.
캡핑 전극(134)은 금속 원소를 포함하는 질화물 또는 산화 질화물, 탄소, 티타늄, 지르코늄, 탄탈륨, 구리, 텅스텐, 하프늄, 몰리브덴, 알루미늄, 알루미늄 티타늄, 알루미늄-구리 합금, 알루미늄-구리-실리콘 합금, 텅스텐 티타늄 및 텅스텐 실리사이드 중에서 선택된 적어도 하나의 물질로 형성될 수 있다. 여기서 금속 원소를 포함하는 질화물은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 몰리브덴 질화물, 니오브 질화물, 티타늄 실리콘 질화물, 티타늄 알루미늄 질화물, 티타늄 보론 질화물, 지르코늄 실리콘 질화물, 지르코늄 알루미늄 질화물, 탄탈륨 실리콘 질화물, 탄탈륨 알루미늄 질화물, 텅스텐 실리콘 질화물, 텅스텐 보론 질화물, 몰리브덴 실리콘 질화물 및 몰리브덴 알루미늄 질화물일 수 있다. 금속 원소를 포함하는 산화 질화물은 티타늄 산화 질화물, 티타늄 알루미늄 산화 질화물, 탄탈륨 산화 질화물 및 텅스텐 산화 질화물일 수 있다. 바람직하게는, 캡핑 전극(134)은 티타늄 질화물로 형성될 수 있다. 캡핑 전극(134)의 상부에는 비트 라인(bit line, 미도시)이 형성될 수 있다.
도 2a 내지 도 2j는 본 발명의 다른 실시예에 따른 상변화 메모리 소자의 제 조 방법을 설명하기 위한 공정 단면도들이다.
도 2a를 참조하면, 반도체 기판(210) 내에 소자 분리막(미도시)을 형성하여 활성 영역을 정의한다. 활성 영역은 상변화 메모리 소자의 하부 도전 영역 역할을 할 수 있다. 즉, 활성 영역은 상변화 랜덤 액세스 메모리 셀들을 소정의 방향으로 연결하는 배선(보다 구체적으로는, 워드 라인)으로 사용될 수 있다. 배선으로 사용되는 활성 영역은 추후에 형성되는 콘택 플러그를 통해 전원을 공급받을 수 있다. 활성 영역은 반도체 기판(210)과 다른 도전형의 불순물이 고농도로 주입된 불순물 영역을 포함할 수 있다. 예를 들어, 반도체 기판(210)의 도전형이 p형인 경우, 활성 영역은 n+형인 불순물 영역을 포함할 수 있다.
도 2b를 참조하면, 활성 영역이 정의된 반도체 기판(210) 상에 반도체 기판(210)의 일부를 노출하는 실리사이드 방지막 패턴(silicide blocking layer, 211)을 형성한다. 실리사이드 방지막 패턴(211)은 추후에 도전막 패턴을 형성하기 위한 실리사이드화 공정에서 반도체 기판(210)과 도전막 사이의 반응을 방지하기 위한 것일 수 있다. 실리사이드 방지막 패턴(211)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 및 저유전막 선택된 하나의 막으로 형성될 수 있다. 바람직하게는, 실리사이드 방지막 패턴(211)은 실리콘 질화막으로 형성될 수 있다.
도 2c를 참조하면, 실리사이드 방지막 패턴(211)이 형성된 반도체 기판(210)을 덮는 금속막(212) 및 반응 방지막(214)을 형성한다. 금속막(212)은 반도체 기판(210)의 활성 영역 상에 금속 실리사이드막을 형성하기 위한 것일 수 있다. 금속막(212)은 실리사이드화될 수 있는 물질일 수 있다. 바람직하게는, 금속막(212)은 코발트일 수 있다. 반응 방지막(214)은 금속막(212)을 실리사이드화하는 공정에서 금속막(212)이 외부 환경에 의해 산화되는 것을 방지하기 위한 것일 수 있다. 바람직하게는, 반응 방지막(214)은 티타늄 질화막일 수 있다.
도 2d를 참조하면, 실리사이드 방지막 패턴(211)에 의해 노출된 반도체 기판(210)의 활성 영역과 금속막(212)을 반응시켜 금속 실리사이드막인 도전막 패턴(215a)을 형성한다. 도전막(215)은 코발트 실리사이드일 수 있다. 금속막(212)을 실리사이드화하는 공정에서 반응되지 않고 잔존하는 금속막(212) 및 반응 방지막(214)을 스트립 공정으로 제거한다. 스트립 공정은 습식 식각 공정을 포함할 수 있다. 이에 따라, 반도체 기판(210)의 활성 영역을 덮는 실리사이드 방지막 패턴(211) 및 도전막 패턴(215a)이 형성될 수 있다.
도 2e를 참조하면, 실리사이드 방지막 패턴(211) 및 도전막 패턴(215a) 상에 층간 절연막을 형성한다. 층간 절연막을 패터닝하여 실리사이드 방지막 패턴(211)을 노출하는 개구부(221)를 갖는 층간 절연막 패턴(220)을 형성한다. 층간 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 질화 산화막 및 저유전막 중에서 선택된 적어도 하나의 막을 포함할 수 있다. 바람직하게는, 층간 절연막 패턴(220)은 실리콘 산화막의 단일막 또는 실리콘 산화막-실리콘 질화막-실리콘 산화막의 삼중막일 수 있다. 본 발명의 실시예에서의 층간 절연막으로 제 1 실리콘 산화막(216), 실리콘 질화막(217) 및 제 2 실리콘 산화막(218)이 순차적으로 적층된 삼중막이 사용된다.
개구부(221)는 층간 절연막 상에 마스크 패턴(미도시)을 형성한 후, 마스크 패턴을 식각 마스크로 하는 이방성 식각 공정으로 층간 절연막을 식각하여 형성할 수 있다. 이때, 층간 절연막을 식각하는 공정은 반도체 기판(210)의 활성 영역에 대해 식각 선택성을 갖는 식각 방법을 사용하여 수행되는 것이 바람직하다.
개구부(221)에 의해 노출된 실리사이드 방지막 패턴(211)을 제거하여 반도체 기판(210)의 활성 영역의 소정 영역이 노출된다. 실리사이드 방지막 패턴(211)을 제거하는 것은 식각 용액으로 인산(H3PO4)을 사용하는 습식 식각 공정을 포함할 수 있다. 반면에, 실리사이드 방지막 패턴(211)이 실리콘 산화막일 경우, 실리사이드 방지막 패턴(211)은 개구부(221)를 갖는 층간 절연막 패턴(220)을 형성하는 과정에서 같이 제거될 수 있다. 이에 따라, 습식 식각 공정에 의해 도전막 패턴(215a)이 받는 충격(attack)이 최소화될 수 있다. 실리사이드 방지막 패턴(211)을 제거하는 공정에서 개구부(221)의 하부가 층간 절연막 패턴(220)으로 확장되는 언더 컷이 발생할 수 있다.
도 2f를 참조하면, 반도체 기판(210)의 활성 영역의 소정 영역을 노출하는 개구부(221)의 내부 측벽에 스페이서(222)를 형성한다. 스페이서(222)는 실리사이드 방지막 패턴(211)을 제거하는 공정에서 발생된 언더 컷 부위를 채워 상변화 메모리 소자의 신뢰성을 향상시키는 역할을 할 수 있다. 스페이서(222)를 형성하는 공정은 추후에 형성되는 반도체막이 폴리 실리콘일 경우에는 생략될 수도 있다. 바람직하게는, 스페이서(222)는 실리콘 산화막으로 형성될 수 있다.
도 2g를 참조하면, 내부 측벽에 스페이서(222)가 형성된 개구부(221)를 채우 는 반도체막(224)을 형성한다. 반도체막(224)은 개구부(221)를 포함하는 층간 절연막 패턴(220)을 덮도록 형성된 후, 화학적 기계적 연마와 같은 연마 공정으로 평탄화하여 형성될 수 있다. 반도체막(224)은 선택적 에피택시얼 성장막 또는 폴리 실리콘막으로 형성될 수 있다.
선택적 에피택시얼 성장막은 개구부(221)에 의해 노출된 반도체 기판(210)의 활성 영역을 시드층으로 사용하는 에피택시얼 공정을 통해 형성될 수 있으며, 4족 원소 또는 3-5족 원소 중에서 선택된 하나의 원소를 포함할 수 있다. 예를 들면, 반도체막(224)은 에피택시얼 게르마늄-실리콘막 또는 에피택시얼 실리콘막일 수 있다. 폴리 실리콘막은 화학적 기상 증착 공정을 사용하여 형성될 수 있다. 바람직하게는, 반도체막(224)은 선택적 에피택시얼 실리콘막으로 형성될 수 있다.
도 2h를 참조하면, 반도체막(224)을 리세스하여 개구부(221)의 하부만을 채우는 리세스된 반도체막(미도시)을 형성한다. 리세스는 개구부(221)의 상부 측벽이 노출될 때까지 전면 식각 공정으로 반도체막(224)을 식각하는 것을 포함할 수 있다. 리세스 공정에 의해 노출되는 개구부(221)의 측벽의 높이는 추후에 형성될 히터 전극의 높이를 결정하므로, 이를 고려하는 리세스 공정이 수행되어야 한다.
리세스 공정에 의해 개구부(221)의 하부를 채우는 반도체막(224)에 불순물 이온을 주입하여 반도체 패턴을 형성한다. 반도체 패턴은 하부 불순물 영역(224n) 및 상부 불순물 영역(224p)으로 이루어진 다이오드(225)를 포함할 수 있다. 하부 불순물 영역(224n) 및 상부 불순물 영역(224p)은 각각 n-형 불순물 영역 및 p+형 불순물 영역일 수 있다.
반도체 패턴은 다이오드(225) 상에 형성된 금속 실리사이드막(224s)을 더 포함할 수 있다. 금속 실리사이드막(224s)은 다이오드(225)와 추후에 형성되는 히터 전극과의 계면 저항을 낮추어 상변화 메모리 소자의 동작 전류를 낮추기 위한 것일 수 있다. 금속 실리사이드막(224s)은 내열성 금속막을 증착한 후, 반도체막(224)과 내열성 금속막을 반응시켜 금속 실리사이드막(224s)을 형성한다. 내열성 금속막을 실리사이드화하는 공정에서 반응되지 않고 잔존하는 내열성 금속막은 스트립 공정으로 제거될 수 있다. 스트립 공정은 습식 식각 공정을 포함할 수 있다. 이에 따라, 다이오드(225) 상에 금속 실리사이드막(224s)이 형성될 수 있다. 금속 실리사이드막(224s)은 코발트 실리사이드 또는 텅스텐 실리사이드일 수 있다. 바람직하게는, 금속 실리사이드막(224s)은 코발트 실리사이드일 수 있다.
도 2i를 참조하면, 반도체 패턴 상의 개구부(221)를 채우는 히터 전극 패턴을 형성한다. 히터 전극 패턴은 히터 전극(228) 및 히터 전극(228)을 둘러싸는 히터 전극용 스페이서(226)를 포함할 수 있다. 반도체 패턴 상의 노출된 개구부(221)를 따라 물질막을 증착한 후, 이방성 건식 식각 공정을 수행하여 히터 전극용 스페이서(226)를 형성한다. 이어서, 히터 전극용 스페이서(226)가 형성된 개구부(221)를 채우는 히터 전극용 물질을 형성한 후, 화학적 기계적 연마 등과 같은 연마 공정을 수행하여 평탄화함으로써, 단면적이 좁아진 히터 전극(228)이 형성될 수 있다. 이에 따라, 히터 전극(228)의 저항이 높아질 수 있다. 히터 전극(228)을 형성하기 위한 평탄화 공정에서 제 2 실리콘 산화막(218)이 제거될 수 있다.
히터 전극(228)은 다이오드(225)와 전기적으로 연결되어 추후에 형성되는 상 변화 물질막을 가열하는 역할을 할 수 있다. 히터 전극(228)은 금속 원소를 포함하는 질화물 또는 산화 질화물, 탄소, 티타늄, 지르코늄, 탄탈륨, 구리, 텅스텐, 하프늄, 몰리브덴, 알루미늄, 알루미늄 티타늄, 알루미늄-구리 합금, 알루미늄-구리-실리콘 합금, 텅스텐 티타늄 및 텅스텐 실리사이드 중에서 선택된 적어도 하나의 물질로 형성될 수 있다. 여기서 금속 원소를 포함하는 질화물은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 몰리브덴 질화물, 니오브 질화물, 티타늄 실리콘 질화물, 티타늄 알루미늄 질화물, 티타늄 보론 질화물, 지르코늄 실리콘 질화물, 지르코늄 알루미늄 질화물, 탄탈륨 실리콘 질화물, 탄탈륨 알루미늄 질화물, 텅스텐 실리콘 질화물, 텅스텐 보론 질화물, 몰리브덴 실리콘 질화물 및 몰리브덴 알루미늄 질화물일 수 있다. 금속 원소를 포함하는 산화 질화물은 티타늄 산화 질화물, 티타늄 알루미늄 산화 질화물, 탄탈륨 산화 질화물 및 텅스텐 산화 질화물일 수 있다. 바람직하게는, 히터 전극(228)은 티타늄 질화물로 형성될 수 있다.
히터 전극용 스페이서(226)는 히터 전극(228)의 단면적을 좁히는 역할 이외에, 히터 전극(228)에서 발생하는 열의 전도를 감소시키는 역할을 할 수 있다. 히터 전극용 스페이서(226)는 실리콘 산화막 또는 실리콘 질화막일 수 있다. 바람직하게는, 히터 전극용 스페이서(226)는 실리콘 산화막에 비래 열 전도율이 낮은 실리콘 질화막일 수 있다.
한편, 개구부(221)와 이격되고 도전막 패턴(215a)을 노출하는 콘택 홀(229)을 형성한 후, 콘택 홀(229)을 채우는 콘택 플러그(230)를 형성한다. 콘택 플러그(230)는 앞서 도 2a에서 설명한 상변화 랜덤 액세스 메모리 셀들을 소정의 방향 으로 연결하는 배선인 워드 라인에 전원을 공급하는 역할을 할 수 있다. 이에 따라, 콘택 플러그(230)는 반도체 기판(210)의 활성 영역과 직접적으로 연결되는 구조에 비해 1/10 정도의 저항을 가질 수 있다.
도 2j를 참조하면, 히터 전극(228)이 형성된 결과물 상에 순차적으로 적층된 상변화 물질막(232) 및 캡핑 전극(134)을 형성한다. 상변화 물질막(232) 및 캡핑 전극(234)은 상변화 물질 및 캡핑 전극용 물질을 형성 및 패터닝하여 형성할 수 있다.
상변화 물질막(232)은 안티몬, 텔루르 및 셀렌 중에서 적어도 하나를 포함하는 칼코겐 화합물들 중에서 하나로 형성될 수 있다. 바람직하게는, 상변화 물질막(232)은 텔루르, 안티몬 및 게르마늄의 3개의 원소로 이루어진 GST(Ge22Sb22Te56)일 수 있다.
캡핑 전극(234)은 금속 원소를 포함하는 질화물 또는 산화 질화물, 탄소, 티타늄, 지르코늄, 탄탈륨, 구리, 텅스텐, 하프늄, 몰리브덴, 알루미늄, 알루미늄 티타늄, 알루미늄-구리 합금, 알루미늄-구리-실리콘 합금, 텅스텐 티타늄 및 텅스텐 실리사이드 중에서 선택된 적어도 하나의 물질로 형성될 수 있다. 여기서 금속 원소를 포함하는 질화물은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 몰리브덴 질화물, 니오브 질화물, 티타늄 실리콘 질화물, 티타늄 알루미늄 질화물, 티타늄 보론 질화물, 지르코늄 실리콘 질화물, 지르코늄 알루미늄 질화물, 탄탈륨 실리콘 질화물, 탄탈륨 알루미늄 질화물, 텅스텐 실리콘 질화물, 텅스텐 보론 질화물, 몰 리브덴 실리콘 질화물 및 몰리브덴 알루미늄 질화물일 수 있다. 금속 원소를 포함하는 산화 질화물은 티타늄 산화 질화물, 티타늄 알루미늄 산화 질화물, 탄탈륨 산화 질화물 및 텅스텐 산화 질화물일 수 있다. 바람직하게는, 캡핑 전극(234)은 티타늄 질화물로 형성될 수 있다. 캡핑 전극(234)의 상부에는 비트 라인(미도시)이 형성될 수 있다.
상기한 본 발명의 실시예들에 따른 상변화 메모리 소자는 다이오드가 연결되는 부위를 제외하고는 반도체 기판의 활성 영역 전면에 금속 실리사이드막이 제공된 구조를 갖게 됨으로써, 불순물 영역을 포함하는 활성 영역에 비해 1/5 이하의 저항을 가지게 된다. 이에 따라, 상변화 메모리 소자의 동작 전류가 향상됨으로써, 동작 특성이 우수한 동시에 고집적화에 적용 가능한 상변화 메모리 소자 및 그 제조 방법을 제공할 수 있다.
또한, 상변화 메모리 소자는 콘택 플러그가 연결되는 활성 영역에도 금속 실리사이드막이 제공된 구조를 갖게 됨으로써, 반도체 기판과 직접적으로 연결된 구조에 비해 1/10 정도의 콘택 저항을 가질 수 있다. 이에 따라, 상변화 메모리 소자의 동작 전류가 향상됨으로써, 동작 특성이 우수한 동시에 고집적화에 적용 가능한 상변화 메모리 소자 및 그 제조 방법을 제공할 수 있다.
상술한 바와 같이, 본 발명에 따르면 다이오드가 연결되는 부위를 제외한 반도체 기판의 활성 영역 전면에 금속 실리사이드막이 제공됨으로써, 상변화 메모리 소자의 동작 전류를 향상시킬 수 있다. 이에 따라, 동작 특성이 우수한 동시에 고 집적화에 적용 가능한 상변화 메모리 소자가 제공될 수 있다.
또한, 본 발명에 따르면 다이오드가 연결되는 부위를 제외한 반도체 기판의 활성 영역 전면에 금속 실리사이드막이 형성됨으로써, 상변화 메모리 소자의 동작 전류를 향상시킬 수 있다. 이에 따라, 동작 특성이 우수한 동시에 고집적화에 적용 가능한 상변화 메모리 소자의 제조 방법이 제공될 수 있다.

Claims (19)

  1. 활성 영역을 갖는 반도체 기판;
    상기 활성 영역을 노출하는 도전막 패턴;
    상기 도전막 패턴 상에 제공되되, 노출된 상기 활성 영역 상에 형성된 개구부 및 상기 개구부와 이격되어 상기 도전막 패턴을 노출하는 콘택 홀을 갖는 층간 절연막 패턴;
    노출된 상기 활성 영역과 전기적으로 연결되면서, 상기 개구부 내에 제공된 반도체 패턴 및 히터 전극 패턴;
    노출된 상기 도전막 패턴과 연결되면서, 상기 콘택 홀을 채우는 콘택 플러그; 및
    상기 히터 전극 패턴 상에 제공되는 상변화 물질막을 포함하는 상변화 메모리 소자.
  2. 제 1항에 있어서,
    상기 도전막 패턴은 금속 실리사이드막을 포함하는 것을 특징으로 하는 상변화 메모리 소자.
  3. 제 1항에 있어서,
    상기 개구부의 내부 측벽에 제공되는 스페이서를 더 포함하는 것을 특징으로 하는 상변화 메모리 소자.
  4. 제 1항에 있어서,
    상기 반도체 패턴은 다이오드를 포함하는 것을 특징으로 하는 상변화 메모리 소자.
  5. 제 4항에 있어서,
    상기 반도체 패턴은 상기 다이오드 상에 제공된 금속 실리사이드막을 더 포함하는 것을 특징으로 하는 상변화 메모리 소자.
  6. 제 1항에 있어서,
    상기 히터 전극 패턴은 히터 전극 및 상기 히터 전극을 둘러싸는 히터 전극용 스페이서를 포함하는 것을 특징으로 하는 상변화 메모리 소자.
  7. 반도체 기판 내에 활성 영역을 형성하는 것;
    상기 활성 영역을 노출하는 개구부를 갖는 도전막 패턴 및 층간 절연막 패턴을 형성하는 것;
    상기 개구부 내에 반도체 패턴 및 히터 전극 패턴을 형성하는 것;
    상기 개구부와 이격되고, 상기 도전막 패턴을 노출하는 콘택 홀을 형성하는 것;
    상기 콘택 홀을 채우는 콘택 플러그를 형성하는 것; 그리고
    상기 히터 전극 패턴 상에 상변화 물질막을 형성하는 것을 포함하는 상변화 메모리 소자의 제조 방법.
  8. 제 7항에 있어서,
    상기 도전막 패턴 및 상기 층간 절연막 패턴을 형성하는 것은:
    상기 반도체 기판을 덮는 도전막을 형성하는 것;
    상기 도전막을 노출하는 상기 개구부를 갖는 상기 층간 절연막 패턴을 형성하는 것; 그리고
    상기 개구부에 의해 노출된 상기 도전막을 제거하는 것을 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  9. 제 8항에 있어서,
    상기 도전막을 제거하는 것은 식각 용액으로 불산을 사용하는 습식 식각 공정을 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  10. 제 9항에 있어서,
    상기 도전막은 금속 실리사이드막을 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  11. 제 7항에 있어서,
    상기 도전막 패턴 및 상기 층간 절연막 패턴을 형성하는 것은:
    상기 반도체 기판 상에, 상기 반도체 기판의 일부를 노출하는 실리사이드 방지막 패턴을 형성하는 것;
    노출된 상기 반도체 기판 상에 금속 실리사이드막 패턴을 형성하는 것;
    상기 실리사이드 방지막 패턴을 노출하는 상기 개구부를 갖는 상기 층간 절연막 패턴을 형성하는 것; 그리고
    상기 개구부에 의해 노출된 상기 실리사이드 방지막 패턴을 제거하는 것을 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  12. 제 11항에 있어서,
    상기 실리사이드 방지막 패턴은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 및 저유전막 선택된 하나의 막으로 형성되는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  13. 제 12항에 있어서,
    상기 실리사이드 방지막 패턴은 상기 개구부를 갖는 상기 층간 절연막 패턴을 형성하는 과정에서 같이 제거되는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  14. 제 7항에 있어서,
    상기 도전막 패턴 및 상기 층간 절연막 패턴을 형성한 후,
    상기 개구부의 내부 측벽에 스페이서를 형성하는 것을 더 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  15. 제 7항에 있어서,
    상기 반도체 패턴 및 상기 히터 전극 패턴을 형성하는 것은:
    상기 개구부의 하부를 채우는 반도체막을 형성하는 것;
    상기 반도체막에 불순물 이온을 주입하여 상기 반도체 패턴을 형성하는 것; 그리고
    상기 반도체 패턴 상의 상기 개구부를 채우는 상기 히터 전극 패턴을 형성하는 것을 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  16. 제 15항에 있어서,
    상기 반도체막은 선택적 에피택시얼 성장막 또는 폴리 실리콘막으로 형성되는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  17. 제 15항에 있어서,
    상기 반도체 패턴은 다이오드를 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  18. 제 17항에 있어서,
    상기 다이오드 상에 금속 실리사이드막을 형성하는 것을 더 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  19. 제 15항에 있어서,
    상기 히터 전극 패턴은 히터 전극 및 상기 히터 전극을 둘러싸는 히터 전극용 스페이서를 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
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