KR101069645B1 - 열적 부담을 줄일 수 있는 상변화 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

고온 공정 시간을 단축하여, 구동 트랜지스터의 특성을 확보할 수 있는 상변화 메모리 소자 및 그 제조방법을 개시한다. 개시된 상변화 메모리 소자의 제조방법은 다음과 같다. 먼저, 셀 영역 및 주변 영역이 한정된 반도체 기판을 준비한다음, 상기 셀 영역에 워드라인 영역을 형성한다. 이어서, 상기 주변 영역에 단일의 도전층을 포함하는 게이트 전극을 구비한 트랜지스터를 형성하고, 상기 반도체 기판 상부에 제 1 층간 절연막을 형성한다. 다음, 상기 워드라인 영역의 소정 부분이 노출되도록 상기 제 1 층간 절연막을 식각하여, 콘택홀을 형성한 후, 상기 콘택홀 내부에 에피택셜층을 성장시킨다.
상변화, SEG, 게이트, 실리사이드

Description

열적 부담을 줄일 수 있는 상변화 메모리 소자 및 그 제조방법{Phase Changeable Memory Device Being Able To Decrease of Thermal Burden And Method of Manufacturing The Same}
본 발명은 상변화 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 열적 부담을 줄일 수 있는 상변화 메모리 소자 및 그 제조방법에 관한 것이다.
상변화 메모리 소자(Phase change random access memory, 이하 PRAM)는 온도에 따라 결정 상태가 가변되는 상변화 물질을 이용하여 데이터를 저장한다. 즉, 상변화 물질은 온도에 따라 결정 상태 또는 비정질 상태로 변하고, 결정 상태의 변화에 따라 상변화 물질의 저항이 변화된다. 또한, 상변화 물질은 상호 가역적인 변화가 가능하므로, 메모리 소자의 저장 매체로서 사용할 수 있다. 이러한 상변화 물질로는 예컨대, GST(GeSbTe)와 같은 칼코제나이드 물질이 이용될 수 있다.
이러한 상변화 메모리 소자는 워드 라인과 비트 라인이 교차되는 영역에 각각 형성되는 다수의 상변화 메모리 셀로 구성될 수 있다. 상변화 메모리 셀은 관통 전류에 따라 크기가 변하는 저항 및 상기 저항에 제공되는 전류를 제어하는 억세스 소자로 구성된다. 억세스 소자로는 PNP 바이폴라 트랜지스터, MOS 트랜지스터 또는 PN 다이오드가 이용될 수 있으며, 현재 고집적화된 상변화 메모리 장치의 억세스 소자로는 좁은 면적을 차지하는 PN 다이오드가 주로 이용되고 있다.
상기 PN 다이오드는 SEG(Selective epitaxial growth) 방식으로 실리콘 물질로 된 에피택셜층을 소정 높이로 성장시킨 다음, 상기 에피택셜층에 소정의 불순물을 주입하여 얻어진다. 이때, 상기 에피택셜층은 주변 영역에 형성되는 게이트 전극의 높이를 타겟으로 하여 성장된다. 보다 상세하게는 상기 에피택셜층은 상기 주변 영역의 게이트 전극 높이 이상으로 성장된 후, 상기 게이트 전극과 동일 높이가 되도록 평탄화된다. 그러므로, PN 다이오드용 에피택셜층은 상기 게이트 전극의 높이에 비례하여 성장이 이루어진다.
그런데, 상기 SEG 방식은 알려진 바와 같이, 700℃ 수준의 고온의 열공정으로서, 이와 같이 SEG 공정을 장시간 진행하게 되면, 주변 영역에 기 형성된 트랜지스터의 전기적 특성의 변화를 초래한다.
즉, 상변화 메모리 소자의 PN 다이오드용 에피택셜층은 주변 영역의 구동 트랜지스터의 형성 후 성장되는데, 상기 에피택셜층을 상기 구동 트랜지스터의 게이트 전극 이상으로 형성하기 위하여 장시간 고온의 에피택셜 공정을 진행하게 되면, 기 형성된 구동 트랜지스터의 게이트 전극의 전기적 특성은 물론, 소오스 드레인 영역의 불순물 프로파일(profile)까지 모두 변화된다. 이에 따라, 상변화 메모리 소자의 구동 특성이 열화되는 문제점이 있다.
더욱이, 상변화 메모리 소자 역시 집적 밀도가 증대됨에 따라 주변 영역에 형성되는 트랜지스터까지 선폭 규제를 받는 실정이다. 이로 인해, 상기 게이트 전극은 일정 전도도를 유지하기 위해 복수의 도전층이 적층되는 추세이고, 이에 따라 게이트 전극의 높이 역시 날로 증대되고 있다. 이로 인해, 에피택셜층을 성장시키기 위한 시간이 보다 증대되어, 상기 구동 트랜지스터의 특성을 확보하기 매우 어렵다.
따라서, 본 발명의 목적은 구동 특성을 개선할 수 있는 상변화 메모리 소자를 제공하는 것이다.
또한, 본 발명의 다른 목적은 고온 공정 시간을 단축하여, 구동 트랜지스터의 특성을 확보할 수 있는 상변화 메모리 소자의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한 본 발명의 일 실시예에 따른 상변화 메모리 소자의 제조방법은 다음과 같다. 먼저, 셀 영역 및 주변 영역이 한정된 반도체 기판을 준비한다음, 상기 셀 영역에 워드라인 영역을 형성한다. 이어서, 상기 주변 영역에 단일의 도전층을 포함하는 게이트 전극을 구비한 트랜지스터를 형성하고, 상기 반도체 기판 상부에 제 1 층간 절연막을 형성한다. 다음, 상기 워드라인 영역의 소정 부분이 노출되도록 상기 제 1 층간 절연막을 식각하여, 콘택홀을 형성한 후, 상기 콘택홀 내부에 에피택셜층을 성장시킨다.
또한, 본 발명의 다른 실시예에 따른 상변화 메모리 소자의 제조방법은 셀 영역 및 주변 영역이 한정된 반도체 기판을 준비한 다음, 상기 셀 영역에 워드라인 영역을 형성한다. 이어서, 상기 주변 영역에 단일의 도전층을 포함하는 게이트 전극을 구비한 트랜지스터를 형성한 후, 상기 반도체 기판 상부에 층간 절연막을 형성한다. 다음, 상기 워드라인 영역의 소정 부분이 노출되도록 상기 제 1 층간 절연막을 식각하여, 콘택홀을 형성한 후, 상기 콘택홀 내부가 충진되도록 에피택셜층을 성장시킨다. 상기 게이트 전극 표면이 노출되도록 상기 에피택셜층 및 상기 층간 절연막을 평탄화하고, 상기 콘택홀 내부에 충진된 에피택셜층에 PN 다이오드를 형성한다. 상기 노출된 PN 다이오드 상부 및 상기 게이트 전극 상부에 실리사이드층을 각각 형성하여, 상기 PN 다이오드에 오믹 콘택층을 형성하고, 상기 게이트 전극 상부에 도전율 보상층을 형성한다.
또한, 본 발명의 다른 실시예에 따른 상변화 메모리 소자는 셀 영역 및 주변 영역이 한정된 반도체 기판, 상기 셀 영역의 상기 반도체 기판에 형성된 워드라인 영역, 상기 주변 영역의 상기 반도체 기판상에 형성되는 소정 높이의 게이트 전극을 포함하는 트랜지스터, 및 상기 워드 라인 영역과 전기적으로 연결된 PN 다이오드를 포함한다. 이때, 상기 게이트 전극은 단일의 도전층을 포함하고, 상기 PN 다이오드와 동일한 높이를 갖는다.
본 발명에 따르면, PN 다이오드의 높이를 결정하는 주변 영역의 게이트 전극을 단일 도전층으로 형성하여 그 높이를 종전보다 낮춘다. 이에 따라, PN 다이오드를 구성하는 SEG층의 타겟 증착 두께가 상기 게이트 전극의 두께 감소로 인해 상대적으로 낮아지게 되어, 고온의 SEG 증착 공정 시간을 상대적으로 단축시키게 된다. 그러므로, 기 형성된 주변 영역의 트랜지스터의 열적 부담을 줄일 수 있게 된다.
또한, PN 다이오드의 오믹층 형성시, 주변 영역의 게이트 전극에 실리사이드층을 형성하므로써, 별도의 공정 요구 없이, 게이트 전극의 도전 특성을 보상할 수 있다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
도 1을 참조하면, 셀 영역(CA) 및 주변 영역(PA)이 한정된 반도체 기판(100)을 준비한다. 그 다음, 셀 영역(C)에 p형의 불순물을 기판 깊숙히 이온 주입하여 p웰(105)을 형성한 다음, p웰(105) 상부에 n형의 불순물을 비교적 얕게 이온 주입하여, 워드라인 영역(110)을 형성한다. 이때, 상기 워드라인 영역(110)은 인(P) 또는 아세닉(As)과 같은 n형의 불순물을 10 내지 100 KeV의 에너지 및 1020 내지 1022/㎤의 농도로 주입하여 형성될 수 있다.
다음, 도 2를 참조하면, 상기 주변 영역(PA) 상에 게이트 절연막(115) 및 게이트 도전층(120)을 순차적으로 적층한 다음, 게이트 도전층(120)을(혹은 게이트 도전층(120) 및 게이트 절연막(1115)을) 소정 부분 패터닝하여, 게이트 전극(125)을 형성한다. 이때, 상기 게이트 도전층(120)은 단일의 도전층으로, 예컨대 도핑된 폴리실리콘막이 이용될 수 있다. 아울러, 상기 게이트 도전층(120)은 종래의 적층 구조 게이트 전극 구조에서, 게이트 절연막 상부에 위치되는 메인 도전층(혹은 제 1 도전층)의 두께 수준을 가질 수 있다. 다음, 상기 게이트 전극(125) 측벽에 LDD(lightly doped drain) 형태의 접합 영역(소오스/드레인 영역)을 형성할 수 있도록 공지의 방식으로 절연 스페이서(130)를 형성한다. 그 후, 게이트 전극(125) 양측의 반도체 기판(100)에 불순물을 주입하여 LDD 형태의 소오스, 드레인 영 역(135a,135b)을 형성한다. 이에 따라, 주변 영역(PA)에 트랜지스터가 완성된다.
도 3을 참조하면, 주변 영역(PA)에 트랜지스터가 완성된 반도체 기판(100) 결과물 상부에 제 1 층간 절연막(140)을 증착한다. 상기 제 1 층간 절연막(140)은 상기 게이트 전극(120) 보다 소정 두께(t), 예컨대 100 내지 2000Å 만큼 두껍게 형성될 수 있다. 이때, 본 실시예의 게이트 전극(120)은 상술한 바와 같이 종래보다 낮은 높이로 형성되었으므로, 제 1 층간 절연막(140)의 높이 또한 종래보다 낮게 형성된다.
도 4에 도시된 바와 같이, 셀 영역(CA)의 워드라인 영역(110)이 소정 부분 노출될 수 있도록 상기 제 1 층간 절연막(140)의 소정 부분을 식각하여 콘택홀(H)을 형성한다. 여기서, 상기 콘택홀(H)은 이후 PN 다이오드가 형성될 영역이다.
도 5를 참조하면, 상기 콘택홀(H)이 완전히 충진될 수 있도록 SEG 방식에 의해 에피택셜층을 형성한다. 여기서, 상기 에피택셜층은 불순물이 도핑되지 않은 실리콘층일 수 있으며, 상기 콘택홀(H)이 충분히 충진될 수 있도록 상기 제 1 층간 절연막(140)의 두께보다 100 내지 2000Å 정도 큰 두께로 형성될 수 있다.
이때, 상기 제 1 층간 절연막(140)이 상술한 바와 같이 종래보다 낮은 높이로 형성됨에 따라, 에피택셜층 역시 종래보다 작은 두께로 성장하여도 상기 콘택홀(H)을 충분히 충진시킬 수 있다. 이에 따라, SEG 공정 시간을 단축시킬 수 있다.
이어서, 상기 에피택셜층이 콘택홀(H)내에만 잔류할 수 있도록 평탄화 공정 예를 들어, 화학적 기계적 연마 공정을 수행하여 에피택셜 플러그(145)를 형성한다. 이로써, 상기 에피택셜 플러그(145)는 게이트 전극(125)과 실질적으로 동일한 높이를 갖게 된다. 여기서, 미설명 부호 140a는 평탄화된 제 1 층간 절연막을 나타낸다.
그 후, 도 6을 참조하면, 에피택셜 플러그(145)의 하단부에 n형의 불순물을 주입하여 n형의 다이오드 영역(145N)을 형성한다. 상기 n형의 다이오드 영역(145N)은 예를 들어, 인(P) 또는 비소(As) 이온을 1018 내지 1020/㎤의 농도 및 30 내지 100KeV의 이온 주입 에너지로 주입하여 형성될 수 있다. 다음, 상기 에피택셜 플러그(145)의 상단부에 p형의 불순물을 주입하여, p형의 다이오드 영역(145P)을 형성하여, PN 다이오드(150)를 형성한다. 이때, 상기 p형의 다이오드 영역(145P)은 붕소(B) 또는 불화붕소(BF2)와 같은 p형 불순물을 1020 내지 1022/㎤의 농도 및 10 내지 80KeV의 이온주입 에너지로 주입하여 형성될 수 있다. 이때, 상기 n형의 다이오드 영역(145N)은 상기 워드라인 영역(110)과 상기 p형의 다이오드 영역(145P)간의 불순물 농도차로 인해 높은 전계 형성되는 것을 방지하기 위해 제공될 수 있다.
도 7을 참조하면, PN 다이오드(150)가 완성된 제 1 층간 절연막(140a) 상부에 코발트(Co), 티타늄(Ti) 및 니켈(Ni)과 같은 내화성 금속막을 소정 두께만큼 증착한다. 다음, 상기 내화성 금속막이 증착된 반도체 기판(100) 결과물을 소정 온도에서 열처리하게 되면, 반도체 기판(100) 결과물 표면 중 실리콘 성분인 PN 다이오드(150) 및 게이트 전극(125)이 상기 내화성 금속막과 반응하여, 상기 PN 다이오드(150) 및 상기 게이트 전극(125) 표면에 실리사이드막(160)이 형성된다. 그후, 반응되지 않은 내화성 금속막은 공지의 방식으로 제거한다. 이때, 상기 내화성 금 속막은 상기 실리사이드막(160)이 100 내지 1000Å 두께 정도로 형성될 수 있는 두께로 형성될 수 있다. 여기서, 상기 PN 다이오드(150) 상의 실리사이드막(160)은 이후 형성될 가열 전극과의 오믹 콘택층으로 작용하고, 상기 게이트 전극(125)상의 실리사이드막(160)은 상기 게이트 전극(125)의 도전율을 보상하는 역할을 할 수 있다. 이에 따라, 별도의 추가 공정 없이 PN 다이오드(150)의 오믹 콘택층 형성과 동시에 게이트 전극(125)의 도전 특성을 보상할 수 있다. 이때, 상기 실리사이드층(160) 형성시, 상기 PN 다이오드(150) 및 상기 게이트 도전층(120)이 반응 물질로 제공되므로, 최종 결과물인 실리사이드층(160)의 표면과 상기 제 1 층간 절연막(140a)의 표면은 실질적으로 동일할 수 있다.
다음, 도 8을 참조하면, 반도체 기판(100) 결과물 상부에 제 2 층간 절연막(165)을 증착한다. 제 2 층간 절연막(165)은 내열 특성이 우수한 실리콘 질화막으로 형성될 수 있다. 이러한 제 2 층간 절연막(165)은 상기 제 1 층간 절연막(140a)에 비해 상대적으로 얇게 증착된다. 그 후, 상기 PN 다이오드(150)상의 실리사이드막(160) 즉, 오믹 콘택층이 노출되도록 제 2 층간 절연막(165)의 소정 부분을 식각하여, 쓰루홀(through hole:도시되지 않음)을 형성한다. 이때, 상기 쓰루홀의 직경은 상기 PN 다이오드(150)의 직경보다 작게, 예를 들어, 약 10 내지 100nm 정도로 형성될 수 있다. 다음, 상기 쓰루홀내에 비저항이 높은 도전층을 매립하여, 가열 전극(168)을 형성한다. 이어서, 가열 전극(168)이 형성된 제 2 층간 절연막(165) 상부에 상변화막(170) 및 상부 전극(175)을 순차적으로 증착하고, 이들을 패터닝하여, 상변화 메모리 소자를 형성한다. 여기서, 상변화막(170) 및 상부 전극(175)은 상기 워드 라인 영역(110)과 수직을 이루도록 패터닝될 수 있다. 이는 상변화막(170) 가장자리 부분의 식각 손실을 줄여, 상변화막(170) 중심부에서 부피 변화(volumn change)가 일어나도록 하기 위함이다. 이에 따라, 상변화막(170)에 전달된 열이 외부로 발산되지 않아, 프로그래밍 전류를 낮출 수 있게 된다. 이때, 상변화막(170)으로는 저머늄(Ge), 안티몬(Sb), 및 텔레륨(Te)을 적어도 하나 포함하는 칼코제나이드 물질이 이용될 수 있고, 이러한 상변화막(170)은 첨가물로서 산소, 질소 및 실리콘 중 어느 하나가 포함될 수 있다. 또한, 상기 상부 전극(175)은 티타늄 질화막, 티타늄 알루미늄 질화막, 텅스텐 질화막, 및 티타늄 텅스텐막과 같은 도전층이 이용될 수 있다.
이와 같은 본 실시예에 따르면, PN 다이오드(150)의 높이를 결정하는 주변 영역의 게이트 전극을 단일 도전층으로 형성하여 그 높이를 낮춘다. 이에 따라, PN 다이오드를 구성하는 에피택셜층의 타겟 증착 두께가 실질적으로 낮아지게 되어, 고온의 SEG 공정 시간을 종래에 비해 단축시키게 된다. 그러므로, 기 형성된 주변 영역의 트랜지스터의 열적 부담을 줄일 수 있게 된다.
또한, PN 다이오드의 오믹층 형성시, 주변 영역의 게이트 전극에 실리사이드층을 형성하므로써, 별도의 공정 요구 없이, 게이트 전극의 도전 특성을 보상할 수 있다.
도 9 및 도 10은 본 발명의 다른 실시예를 설명하기 위한 상변화 메모리 소 자의 단면도들이다. 본 실시예는 이전 실시예의 도 3의 공정까지는 동일하며, 그 이후의 공정에 대해 설명한다.
도 9를 참조하면, 게이트 전극(125) 보다 소정 두께(t) 이상으로 증착된 제 1 층간 절연막(140)을 상기 게이트 전극(125) 표면이 노출되도록 평탄화한다. 상기 평탄화는 화학적 기계적 연마 방식이 이용될 수 있다. 도면 부호 140a는 평탄화된 제 1 층간 절연막을 지칭한다.
도 10을 참조하면, 워드라인 영역(110)이 노출되도록 제 1 층간 절연막(140a)의 소정 부분을 식각하여 콘택홀(도시되지 않음)을 형성한다. 다음, 상기 콘택홀이 충분히 매립되도록 SEG 방식으로 에피택셜층(145)을 성장시킨 다음, 상기 콘택홀 내부에만 잔류하도록 화학적 기계적 연마를 수행한다.
본 실시예에서는, 상기 에피택셜층(145)을 성장시키기 이전, 콘택홀의 높이를 게이트 전극(125)의 높이 수준으로 낮춘 상태에서, 후속으로 에피택셜층(145)을 성장시키므로, 에피택셜층(145)을 보다 낮은 높이로 성장시킬 수 있다. 이에 따라, 고온의 SEG 공정 시간을 보다 단축하여, 고온의 열적 부담을 줄일 수 있다. 후속의 공정은 상기 실시예와 동일하므로 이에 대한 설명은 생략하기로 한다.
본 발명은 상기한 실시예에 한정되는 것만은 아니다.
본 실시예에서는 PN 다이오드 형성시, 불순물이 도핑되지 않은 에피택셜층을 성장시킨후, n형의 불순물 및 p형의 불순물을 순차적으로 주입하여 PN 다이오드를 형성하였지만, 여기에 한정하지 않고 에피택셜층을 n형이 불순물이 도핑된 상태로 성장시킨후, p형의 불순물을 주입하여도 PN 다이오드를 형성할 수 있다.
또한, 상기 PN 다이오드를 형성하기 위한 p형 불순물 이온 주입시, 다단계로 주입할 수 있음은 물론이다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 상변화 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도, 및
도 9 및 도 10은 본 발명의 다른 실시예에 따른 상변화 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 110 : 워드 라인 영역
125 : 게이트 전극 140, 140a : 제 1 층간 절연막
145 : 에피택셜층 150 : PN 다이오드
160 : 실리사이드층

Claims (22)

  1. 셀 영역 및 주변 영역이 한정된 반도체 기판을 제공하는 단계;
    상기 셀 영역에 워드라인 영역을 형성하는 단계;
    상기 주변 영역에 단일의 도전층을 포함하는 게이트 전극을 구비한 트랜지스터를 형성하는 단계;
    상기 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계;
    상기 워드라인 영역의 소정 부분이 노출되도록 상기 제 1 층간 절연막을 식각하여, 콘택홀을 형성하는 단계; 및
    상기 콘택홀 내부에 에피택셜층을 성장시키는 단계를 포함하며,
    상기 제 1 층간 절연막을 형성하는 단계는,
    상기 반도체 기판 상부에 상기 게이트 전극의 높이보다 큰 두께로 제 1 층간 절연막을 형성하는 단계; 및
    상기 제 1 층간 절연막을 상기 게이트 전극 표면이 노출되도록 평탄화하는 단계를 포함하는 상변화 메모리 소자의 제조방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 층간 절연막은 상기 게이트 전극의 높이보다 100 내지 2000Å 두껍게 형성하는 상변화 메모리 소자의 제조방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 에피택셜층을 형성하는 단계 이후에,
    상기 게이트 전극 표면이 노출되도록 에피택셜층을 평탄화하는 단계;
    상기 에피택셜층내에 PN 다이오드를 형성하는 단계; 및
    상기 PN 다이오드 및 상기 게이트 전극 상부 표면 각각에 실리사이드층을 형성하는 단계를 더 포함하는 상변화 메모리 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 PN 다이오드를 형성하는 단계는,
    상기 에피택셜층의 하부 영역에 n형의 불순물을 주입하여 n형의 다이오드 영역을 형성하는 단계; 및
    상기 에피택셜층의 상부 영역에 p형의 불순물을 주입하여 p형의 다이오드 영 역을 형성하는 단계를 포함하며,
    상기 에피택셜층은 불순물이 도핑되지 않은 상태인 상변화 메모리 소자의 제조방법.
  7. 제 5 항에 있어서,
    상기 실리사이드층을 형성하는 단계는,
    상기 PN 다이오드가 형성된 제 1 층간 절연막 상부에 내화성 금속막을 증착하는 단계;
    상기 내화성 금속막과 상기 PN 다이오드 및 상기 게이트 전극을 반응시키는 단계; 및
    반응되지 않은 상기 내화성 금속막을 제거하는 단계를 포함하는 상변화 메모리 소자의 제조방법.
  8. 제 5 항에 있어서,
    상기 실리사이드층을 형성하는 단계 이후에,
    상기 제 1 층간 절연막의 결과물 상부에 제 2 층간 절연막을 증착하는 단계;
    상기 PN 다이오드상의 상기 실리사이드층의 소정 부분이 노출되도록 쓰루홀을 형성하는 단계;
    상기 쓰루홀내에 가열 전극을 형성하는 단계;
    상기 가열 전극과 콘택되도록 상변화막을 형성하는 단계; 및
    상기 상변화막 상부에 상부 전극을 형성하는 단계를 더 포함하는 상변화 메모리 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 상부 전극을 형성하는 단계 이후에,
    상기 상부 전극 및 상변화막을 상기 워드 라인 영역과 수직을 이루도록 패터닝하는 단계를 더 포함하는 상변화 메모리 소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 게이트 전극은,
    상기 주변 영역 상부에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상부에 도핑된 폴리실리콘막을 형성하는 단계; 및
    상기 도핑된 폴리실리콘막을 소정 부분 패터닝하는 단계를 포함하는 상변화 메모리 소자의 제조방법.
  11. 셀 영역 및 주변 영역이 한정된 반도체 기판을 제공하는 단계;
    상기 셀 영역에 워드라인 영역을 형성하는 단계;
    상기 주변 영역에 단일의 도전층을 포함하는 게이트 전극을 구비한 트랜지스터를 형성하는 단계;
    상기 반도체 기판 상부에 층간 절연막을 형성하는 단계;
    상기 워드라인 영역의 소정 부분이 노출되도록 상기 제 1 층간 절연막을 식각하여, 콘택홀을 형성하는 단계;
    상기 콘택홀 내부가 충진되도록 에피택셜층을 성장시키는 단계;
    상기 게이트 전극 표면이 노출되도록 상기 에피택셜층 및 상기 층간 절연막을 평탄화하는 단계;
    상기 콘택홀 내부에 충진된 에피택셜층에 PN 다이오드를 형성하는 단계; 및
    상기 노출된 PN 다이오드 상부 및 상기 게이트 전극 상부에 실리사이드층을 각각 형성하여, 상기 PN 다이오드에 오믹 콘택층을 형성하고, 상기 게이트 전극 상부에 도전율 보상층을 형성하는 단계를 포함하는 상변화 메모리 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 제 1 층간 절연막을 형성하는 단계는,
    상기 게이트 전극의 높이보다 100 내지 2000Å만큼 두껍게 상기 제 1 층간 절연막을 증착하는 상변화 메모리 소자의 제조방법.
  13. 제 11 항에 있어서,
    상기 제 1 층간 절연막을 형성하는 단계는,
    상기 반도체 기판 상부에 상기 게이트 전극의 높이보다 큰 두께로 제 1 층간 절연막을 형성하는 단계; 및
    상기 제 1 층간 절연막을 상기 게이트 전극 표면이 노출되도록 평탄화하는 단계를 포함하는 상변화 메모리 소자의 제조방법.
  14. 제 11 항에 있어서,
    상기 에피택셜층은 불순물이 도핑되지 않은 상태인 상변화 메모리 소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 PN 다이오드를 형성하는 단계는,
    상기 에피택셜층의 하부 영역에 n형의 불순물을 주입하여 n형의 다이오드 영역을 형성하는 단계; 및
    상기 에피택셜층의 상부 영역에 p형의 불순물을 주입하여 p형의 다이오드 영역을 형성하는 단계를 포함하는 상변화 메모리 소자의 제조방법.
  16. 제 11 항에 있어서,
    상기 실리사이드층을 형성하는 단계는,
    상기 PN 다이오드가 형성된 제 1 층간 절연막 상부에 내화성 금속막을 증착하는 단계;
    상기 내화성 금속막과 상기 PN 다이오드 및 상기 게이트 전극을 반응시키는 단계; 및
    반응되지 않은 상기 내화성 금속막을 제거하는 단계를 포함하는 상변화 메모리 소자의 제조방법.
  17. 제 11 항에 있어서,
    상기 실리사이드층을 형성하는 단계 이후에,
    상기 제 1 층간 절연막의 결과물 상부에 제 2 층간 절연막을 증착하는 단계;
    상기 PN 다이오드상의 상기 실리사이드층의 소정 부분이 노출되도록 쓰루홀을 형성하는 단계;
    상기 쓰루홀내에 가열 전극을 형성하는 단계;
    상기 가열 전극과 콘택되도록 상변화막을 형성하는 단계; 및
    상기 상변화막 상부에 상부 전극을 형성하는 단계를 더 포함하는 상변화 메모리 소자의 제조방법.
  18. 제 8 항에 있어서,
    상기 상부 전극을 형성하는 단계 이후에,
    상기 상부 전극 및 상변화막을 상기 워드 라인 영역과 수직을 이루도록 패터닝하는 단계를 더 포함하는 상변화 메모리 소자의 제조방법.
  19. 제 11 항에 있어서,
    상기 게이트 전극은,
    상기 주변 영역 상부에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상부에 도핑된 폴리실리콘막을 형성하는 단계; 및
    상기 도핑된 폴리실리콘막을 소정 부분 패터닝하는 단계를 포함하는 상변화 메모리 소자의 제조방법.
  20. 셀 영역 및 주변 영역이 한정된 반도체 기판;
    상기 셀 영역의 상기 반도체 기판에 형성된 워드라인 영역;
    상기 주변 영역의 상기 반도체 기판상에 형성되는 소정 높이의 게이트 전극을 포함하는 트랜지스터; 및
    상기 워드 라인 영역과 전기적으로 연결된 PN 다이오드를 포함하며,
    상기 게이트 전극은 단일의 도전층을 포함하고, 상기 PN 다이오드와 동일한 높이를 갖는 상변화 메모리 소자.
  21. 제 20 항에 있어서,
    상기 PN 다이오드 및 상기 게이트 전극 상부 각각에 동일 두께를 갖는 실리사이드막이 더 형성된 상변화 메모리 소자.
  22. 제 21 항에 있어서,
    상기 PN 다이오드 사이 및 PN 다이오드와 상기 게이트 전극 사이에 상기 실리사이드 표면과 동일한 높이를 갖는 층간 절연막이 더 개재된 상변화 메모리 소자.
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