KR101069679B1 - 상변화 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

전류 구동 능력을 개선할 수 있는 상변화 메모리 장치 및 그 제조방법에 대해 개시한다. 개시된 본 발명의 상변화 메모리 장치는, 셀 영역 및 코어/페리 영역을 갖는 반도체 기판, 상기 셀 영역의 반도체 기판에 형성되고 불순물이 도핑된 스트레인 스트레스 제공층으로 구성된 접합 워드 라인, 상기 접합 워드 라인과 전기적으로 연결되도록 형성된 복수의 스위칭 다이오드, 및 상기 코어/페리 영역의 반도체 기판에 구동 트랜지스터로서 형성되는 스트레인 트랜지스터를 포함한다.
상변화, 전류, 구동

Description

상변화 메모리 장치 및 그 제조방법{Phase Change Memory Device And Method of Manufacturing The Same}
본 발명은 상변화 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는, 전류 구동 능력을 개선시킬 수 있는 상변화 메모리 장치 및 그 제조방법에 관한 것이다.
메모리 장치의 저전력화의 요구에 따라 비휘발성이며 리프레쉬가 필요없는 차세대 메모리 장치들이 연구되고 있다. 차세대 메모리 장치들 중 하나인, 상변화 메모리 장치(phase-change random access memory)는 GeSbTe와 같은 상변화 물질이 전기적인 펄스에 의한 국부적인 열 발생에 의해 결정질(crystalline)과 비정질(amorphous) 상태로 변화하는 특성을 이용하여 이진 정보를 기억하는 장치이다.
즉, 상변화 메모리 장치는 상변화 물질에 인가된 전류, 즉, 주울 열(Joule's Heat)에 의해 비정질(Amorphouse) 상태와 결정질(Crystalline) 상태 사이에서 상변화가 일어난다. 이때, 결정 상태의 상변화 물질은 저항이 낮고, 비정질 상태의 상변화 물질은 저항이 높기 때문에, 결정 상태는 셋(set) 또는 논리 레벨 0로 정의하고 비정질 상태는 리셋(reset) 또는 논리 레벨 1로 정의할 수 있다. 이에 따라, 상 변화 메모리 장치는 상변화 물질의 상변화를 이용하여 온-오프(on-off)의 디지털 데이터를 저장하고, 이를 이용하여 디지털 데이터를 읽을 수 있다.
여기서, 상변화 물질의 상태 변화는 상변화 물질에 인가되는 전류에 의해 달성되고, 전류는 워드 라인과 비트 라인 사이에 형성된 전기장에 의해 형성된다. 워드 라인은 예컨대, 상변화 메모리 장치에서 스위칭 소자가 콘택되는 접합 영역일 수 있고, 비트 라인은 상변화 메모리 장치의 상부 전극과 콘택되는 금속 배선일 수 있다.
또한, 상변화 메모리 장치는 메모리 셀 어레이가 배치되는 셀 영역 및 메모리 셀들을 구동시키기 위한 소자들이 형성되는 코어(core)/페리(peri) 영역으로 구분될 수 있다.
현재, 상변화 메모리 장치의 메모리 셀 어레이 및 구동 트랜지스터는 일반적인 실리콘 기판상에 형성되고, 코어/페리 영역에 형성되는 구동 트랜지스터들은 폴리실리콘 또는 폴리사이드막을 게이트로 사용하고 있다.
현재 상변화 메모리 장치는 집적도 및 성능이 증대됨에 따라, 높은 전류 구동 특성이 요구되고 있는 실정이다.
하지만, 전류 특성을 좌우하는 메모리 셀 어레이를 구성하는 스위치 소자 및 구동 트랜지스터들은 이미 전류 구동 능력을 향상시키는 데 한계에 봉착하였다.
따라서, 본 발명의 목적은 전류 구동 능력을 개선할 수 있는 상변화 메모리 장치 및 그 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한, 본 발명의 상변화 메모리 장치는, 셀 영역 및 코어/페리 영역을 갖는 반도체 기판, 상기 셀 영역의 반도체 기판에 형성되고 불순물이 도핑된 스트레인 스트레스 제공층으로 구성된 접합 워드 라인, 상기 접합 워드 라인과 전기적으로 연결되도록 형성된 복수의 스위칭 다이오드, 및 상기 코어/페리 영역의 반도체 기판에 구동 트랜지스터로서 형성되는 스트레인 트랜지스터를 포함한다.
또한, 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 제조방법은 다음과 같다. 먼저, 셀 영역 및 코어/페리 영역이 한정된 반도체 기판을 준비한다음, 상기 코어/페리 영역의 상기 반도체 기판 상에 구동 트랜지스터의 게이트를 형성한다. 상기 셀 영역의 상기 반도체 기판 및 상기 코어/페리 영역의 상기 게이트 양측에 스트레인 스트레스 제공층을 형성하고, 상기 스트레인 스트레스 제공층에 제 1 도전형의 불순물을 주입하여, 셀 영역에 접합 워드 라인을 형성하고, 동시에, 코어/페리 영역에 상기 구동 트랜지스터의 소오스/드레인을 형성한다. 이어서, 상기 접합 워드 라인 및 상기 소오스/드레인이 형성된 반도체 기판 상부에 층간 절연막을 형성하고, 상기 층간 절연막 내에 상기 접합 워드 라인과 연결되도록 스위칭 다이 오드를 형성한다.
본 발명에 의하면, 상변화 메모리 장치의 접합 워드 라인을 스트레인 스트레스를 제공하는 SiGe로 형성하면서, 동시에 상변화 메모리 셀을 구동하는 구동 트랜지스터의 소오스/드레인을 SiGe으로 구성한다.
이에 따라, 접합 워드 라인의 저항을 감소시킬 수 있어, 전류 구동 특성을 개선할 수 있고, 이러한 SiGe 접합 워드 라인을 베이스로 하여 스위칭 다이오드를 SiGe 다이오드로 구성하게 되는 경우, 스위칭 다이오드의 문턱 전압을 낮출 수 있어 낮은 동작 전압 특성은 물론 높은 전류 특성 또한 확보할 수 있다.
또한, 구동 트랜지스터면에서는 트랜지스터의 접합 저항을 개선하여 동작 전류를 보다 개선할 수 있을 뿐만 아니라, 채널층에 집중적으로 스트레인 스트레스를 인가할 수 있어, 캐리어 이동도를 더욱 개선할 수 있게 된다.
이와 같이, 셀 영역 및 코어/페리 영역 모두에서 전류 특성을 개선할 수 있기 때문에, 전체적으로 소자의 크기를 감소시킬 수 있어, 칩 사이즈를 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시예를 설명하도록 한다. 러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
본 발명의 상변화 메모리 장치는 전류 구동 능력을 개선시키기 위해 스트레인(strain) 스트레스를 이용한 스트레인 트랜지스터를 구동 트랜지스터로 제공할 것이며, SiGe 접합 영역을 워드 라인으로 이용할 것이다. 아울러, 본 실시예에서는 스트레인 트랜지스터라 함은 스트레인 스트레스를 부여하는 막을 접합 영역으로 사용하는 트랜지스터를 일컬을 수 있을 것이다. 이와 같은 구성의 상변화 메모리 장치에 대해 이하에서 보다 상세히 설명한다.
도 1을 참조하면, 셀 영역(Cell)에 접합 워드 라인(130)이 형성되어 있고, 코어/페리 영역(core/peri)에 구동 트랜지스터로서 스트레인 트랜지스터(ST)가 구비되어 있는 반도체 기판(100)이 제공된다.
상기 스트레인 트랜지스터(ST)는 다음과 같은 방식으로 형성될 수 있다.
먼저, 반도체 기판(100), 예컨대, 실리콘 기판 상부에 게이트 절연막(105) 및 게이트 도전층(110)을 순차적으로 적층한 다음, 코어/페리 영역(core/peri)의 소정 부분에 잔류할 수 있도록 게이트 도전층(110) 및 게이트 절연막(105)을 패터닝하여, 게이트 구조물을 형성한다. 이어서, 상기 게이트 구조물 양측벽에 공지의 방식으로 절연 스페이서(115)를 형성하여, 스트레인 트랜지스터(ST)의 게이트(120)를 형성한다.
다음, 게이트 양측의 코어/페리 영역(core/peri) 및 상기 셀 영역(Cell) 상에 스트레인 스트레스 제공층을 형성한다. 본 실시예에서 스트레인 스트레스 제공층으로는 하부의 실리콘 기판과 스트레인 스트레스를 유발할 수 있는 물질로, 예를 들어, SiGe층이 이용될 수 있다.
상기 스트레인 스트레스 제공층에 n형의 불순물을 주입하여, 셀 영역(cell)에 접합 워드 라인(130)을 형성하고, 코어/페리 영역(core/peri)에 소오스/드레인 영역(135a,135b)을 형성하여, 스트레인 트랜지스터(ST)가 완성된다. 여기서, 상기 스트레인 스트레스 제공층은 게이트(120)가 형성된 후, 반도체 기판(100) 상부에 소정 두께로 형성되기 때문에, 소오스/드레인(135a,135b)은 게이트(120)의 측벽에 위치될 수 있으며, 그 두께는 게이트 절연막(105)의 두께보다는 두껍고, 게이트(120)의 두께보다는 얕을 수 있다.
알려진 바와 같이, 스트레인 스트레스를 제공층인 SiGe층은 불순물이 주입되어 접합 영역을 구성하는 경우, Si(실리콘) 대비 더 낮은 저항값을 갖는다. 그러므로, 스트레인 스트레스 제공층으로 접합 워드 라인(130)을 형성하게 되면, 저항을 보다 낮출 수 있어, 전류 구동 특성을 개선시킬 수 있다.
또한, 마찬가지의 원리로, 구동 트랜지스터의 소오스/드레인(135a,135b)을 스트레인 스트레스 제공층으로 형성하게 되면, 실리콘 소오스/드레인 대비 접합 저항을 줄일 수 있어, 전류 특성을 개선시킬 수 있다.
또한, 소오스/드레인(135a,135b)을 스트레인 스트레스 제공층으로 형성하게 되면, 소오스 및 드레인(135a,135b) 사이의 채널 영역(반도체 기판 영역)에 물질 특성차에 의한 스트레인 스트레스를 인가하게 되어, 캐리어 이동도를 보다 개선할 수 있다. 이러한 기술은 T.Ghani씨 등에 의해 제안된 논문 "A 90nm high volume manufacturing logic technology featuring novel 45nm gate length strained silicon CMOS Transistor" (2003, IEEE)에 개시되어 있다.
이때, 반도체 기판(100)과 스트레인 스트레스 제공층(130,135a,135b) 사이의 격자 결함을 방지할 수 있도록, 버퍼층(125)을 더 형성할 수도 있다. 여기서 버퍼층(125)은 스트레인 스트레스 제공층(130,135a,135b)인 SiGe층과 반도체 기판(100)인 Si의 중간 정도의 격자를 갖는 물성의 반도체 층이 제공될 수 있다.
다음, 접합 워드 라인(130) 및 스트레인 트랜지스터(ST)가 완성된 반도체 기판(100) 상부에 제 1 층간 절연막(140)을 형성한다.
도 2는 제 1 층간 절연막(140)내에 접합 워드 라인(130)과 콘택되는 스위칭 다이오드(150)가 형성된 단면도이다.
상기 스위칭 다이오드(150)는 다음의 방식으로 형성될 수 있다.
우선, 상기 접합 워드 라인(130)의 소정 부분이 노출되도록 제 1 층간 절연막(140)을 식각하여, 다이오드 콘택홀(145)을 형성한다. 그후, 다이오드 콘택홀내에 반도체층을 매립시킨다. 상기 반도체층은 접합 워드 라인(130)을 구성하는 SiGe층을 SEG(selective epitaxial growth) 방식 또는 SPE(solid phase epitaxy) 방식으로 성장시켜 얻어지거나, 혹은 폴리실리콘막을 증착하여 얻어질 수 있다. 그 후, 상기 반도체층에 n형의 불순물을 주입한다음, p형의 불순물을 주입하여, PN 접합을 갖는 스위칭 다이오드(150)를 형성한다.
여기서, 상기 반도체층이 SiGE층으로 형성되는 경우, 상기 스위칭 다이오드(150)는 SiGe 다이오드가 되어, Si 다이오드의 문턱 전압(∼0.8V)보다 작은 문턱 전압(∼0.5V)을 갖게 된다. 이는 Si와 SiGe의 밴드갭 에너지 차로부터 기인된다. 이와 같이 SiGe 다이오드로 스위칭 다이오드(150)를 구성하게 되면, 문턱 전압이 낮아지므로, 동작 전압을 낮출 수 있고, 혹은 기존과 동일한 동작 전압을 사용하는 경우, 보다 많은 양의 동작 전류를 발생시킬 수 있다.
도 3은 상기 스위칭 다이오드(150)와 전기적으로 연결되는 가열 전극(165) 및 상변화 구조체, 및 트랜지스터 전극 플러그(160b)이 형성된 상변화 메모리 장치의 단면도이다.
가열 전극(165), 상기 상변화 구조체, 및 트랜지스터 전극 배선은 다음과 같은 방식으로 구성될 수 있다.
우선, 스위칭 다이오드(150)가 형성된 반도체 기판(100) 결과물 상부에 제 2 층간 절연막(155)을 형성한다. 제 2 층간 절연막(155)은 내열 특성이 우수한 절연막, 예를 들어, 실리콘 질화막으로 형성될 수 있다.
스위칭 다이오드(150) 상부가 노출되도록 제 2 층간 절연막(155)의 소정 부분을 식각하여, 가열 전극 콘택홀(도시되지 않음)을 형성한다. 상기 가열 전극 콘택홀이 매립되도록 도전층을 충진하여, 가열 전극(165)을 형성한다. 가열 전극(165)은 상기 상변화 구조체와의 좁은 접촉 면적을 위해, 가능한 한 좁은 면적을 갖도록 형성됨이 바람직하고, 높은 발열 효율을 가질 수 있도록, 비저항이 낮은 도전 물질로 형성될 수 있다. 이러한 도전 물질로는 금속, 합금, 금속 산화 질화물, 산화 질화물, 도전성 탄소 화합물 또는 반도체 물질등이 이용될 수 있고, 예를 들면, W, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, W, Mo, Ta, Pt, TiSi, TaSi, TiW, TiON, TiAlON, WON, TaON, IrO2, 폴리실리콘 또는 SiGe등이 있다. 아울러, 상기 가열 전극(165)이 금속 물질로 형성되는 경우, 스위칭 다이오드(150)과의 오믹 콘택을 위해, 도면에는 도시되지 않았지만, 상기 스위칭 다이오드 표면에 오믹 콘택층이 더 형성될 수도 있다.
다음, 스위칭 다이오드들(150)의 일측의 접합 워드 라인(130)의 일부분 및 스트레인 트랜지스터(ST)의 게이트(120), 소오스(135a) 및 드레인(135b) 상부 표면이 노출될 수 있도록, 제 2 층간 절연막(155) 및 제 1 층간 절연막(140)의 소정 부분을 식각하여, 콘택홀(도시되지 않음)을 형성한다. 상기 콘택홀이 충진되도록 도전층을 충진하여, 워드 라인 플러그(160a) 및 트랜지스터 전극 플러그(160b)를 형성한다. 워드 라인 플러그(160a)는 접합 워드 라인(130)과 이후 비트 라인(도시되지 않음) 상부에 형성될 금속 워드 라인(도시되지 않음)간을 전기적으로 연결시키기 위한 1차 플러그이다. 트랜지스터 전극 플러그(160b)는 게이트(120), 소오스(135a) 및 드레인(135b)과 상기 비트 라인 상부에 형성될 전극 배선들(도시되지 않음)을 연결시키기 위한 1차 플러그이다.
그후, 반도체 기판(100) 결과물 상부에 상변화 물질막(170) 및 상부 전극 층(175)을 순차적으로 적층한다. 상변화 물질막(170)으로는 Te, Se, Ge, 이들의 혼합물, 및 이들의 합금으로 구성되는 군에서 선택되는 물질로 이루어진다. 예를 들면, 상기 상변화 물질층은 Te, Se, Ge, Sb, Bi, Pb, Sn, As, S, Si, P, O 및 이들의 혼합물 또는 합금으로 구성되는 군에서 선택되는 물질을 포함한다. 바람직하게는, 높은 결정화 온도를 가지는 상기 상변화 물질층은 Ge, Sb 및 Te의 조합을 사용함이 바람직하며, 낮은 결정화 온도를 가지는 상변화 물질은 Bi, Te, Se 및 Sb 들의 조합을 사용 가능하다.
다음, 상부 전극층(175) 및 상변화 물질막(170)을 가열 전극(165) 각각과 개별적으로 콘택이 이루어질 수 있도록 소정 부분 패터닝하여, 상변화 구조체를 형성한다.
도면에는 도시되지 않았지만, 이후, 상변화 구조체 상부에, 상기 상변화 구조체와 전기적으로 콘택되도록 비트 라인을 형성하고, 상기 비트 라인 상에 상기 워드 라인 플러그(160a)와 전기적으로 연결되는 금속 워드 라인을 형성한다. 또한, 코어/페리 영역(core/peri) 상부에는 상기 트랜지스터 전극 플러그(160a)와 콘택되도록 전극 배선들이 더 형성된다.
이상에서 자세히 설명한 바와 같이, 본 발명에 따르면, 상변화 메모리 장치의 접합 워드 라인을 스트레인 스트레스를 제공하는 SiGe로 형성하면서, 동시에 상변화 메모리 셀을 구동하는 구동 트랜지스터의 소오스/드레인을 SiGe으로 구성한다.
이에 따라, 접합 워드 라인의 저항을 감소시킬 수 있어, 전류 구동 특성을 개선할 수 있고, 이러한 SiGe 접합 워드 라인을 베이스로 하여 스위칭 다이오드를 SiGe 다이오드로 구성하게 되는 경우, 스위칭 다이오드의 문턱 전압을 낮출 수 있어 낮은 동작 전압 특성은 물론 높은 전류 특성 또한 확보할 수 있다.
또한, 구동 트랜지스터면에서는 트랜지스터의 접합 저항을 개선하여 동작 전류를 보다 개선할 수 있을 뿐만 아니라, 채널층에 집중적으로 스트레인 스트레스를 인가할 수 있어, 캐리어 이동도를 더욱 개선할 수 있게 된다.
또한, 본 발명은 상기한 실시예에 한정되는 것만은 아니다.
본 실시예에서는 일반적인 상변화 메모리 장치와 같이 가열 전극을 구비하는 예에 대해 설명하였으나, 상기와 같이 스위칭 다이오드(150)가 SiGe으로 구성되는 경우, 스위칭 다이오드(150) 자체가 가열 전극으로 동작하게 되어, 도 4에 도시된 바와 같이, 별도의 가열 전극을 형성하지 않고 스위칭 다이오드(150) 상에 직접 가열 전극을 형성할 수 있다.
이와 같이, 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범주에서 벗어나지 않는 한도내에서 여러가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허 청구 범위 뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1 내지 도 3은 본 발명의 실시예에 따른 상변화 메모리 장치의 공정별 단면도, 및
도 4는 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 120 : 게이트
130 : 접합 워드 라인 135a,135b: 소오스,드레인

Claims (17)

  1. 셀 영역 및 코어/페리 영역을 갖는 실리콘으로 된 반도체 기판;
    상기 셀 영역의 반도체 기판에 형성되고 불순물이 도핑된 스트레인 스트레스 제공층으로 구성되며, SiGe 물질로 된 접합 워드 라인;
    상기 접합 워드 라인과 전기적으로 연결되도록 형성된 복수의 스위칭 다이오드; 및
    상기 코어/페리 영역의 반도체 기판에 구동 트랜지스터로서 형성되는 스트레인 트랜지스터를 포함하는 상변화 메모리 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 스위칭 다이오드는 SiGe으로 구성된 상변화 메모리 장치.
  6. 제 1 항에 있어서,
    상기 스위칭 다이오드는 폴리실리콘으로 구성된 상변화 메모리 장치.
  7. 제 1 항에 있어서,
    상기 스트레인 트랜지스터는,
    상기 반도체 기판 상부에 형성되는 게이트;및
    상기 게이트 양측의 반도체 기판 상부에 형성되며, 도핑된 스트레인 스트레스 제공층으로 구성되는 소오스/드레인을 포함하는 상변화 메모리 장치.
  8. 제 7 항에 있어서,
    상기 접합 워드 라인과 상기 반도체 기판 사이 및 상기 소오스/드레인과 상기 반도체 기판 사이 각각에 버퍼층이 더 개재되는 상변화 메모리 장치.
  9. 제 8 항에 있어서,
    상기 버퍼층은 상기 반도체 기판을 구성하는 물질과 상기 스트레인 스트레스 제공층과의 중간 물성을 갖는 물질인 상변화 메모리 장치.
  10. 셀 영역 및 코어/페리 영역이 한정된 반도체 기판을 제공하는 단계;
    상기 코어/페리 영역의 상기 반도체 기판 상에 구동 트랜지스터의 게이트를 형성하는 단계;
    상기 셀 영역의 상기 반도체 기판 및 상기 코어/페리 영역의 상기 게이트 양측에 스트레인 스트레스 제공층을 형성하는 단계;
    상기 스트레인 스트레스 제공층에 제 1 도전형의 불순물을 주입하여, 셀 영역에 접합 워드 라인을 형성하고, 동시에, 코어/페리 영역에 상기 구동 트랜지스터의 소오스/드레인을 형성하는 단계;
    상기 접합 워드 라인 및 상기 소오스/드레인이 형성된 반도체 기판 상부에 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막 내에 상기 접합 워드 라인과 연결되도록 스위칭 다이오드를 형성하는 단계를 포함하는 상변화 메모리 장치의 제조방법.
  11. 제 10 항에 있어서,
    상기 반도체 기판은 실리콘 기판이고, 상기 스트레인 스트레스 제공층은 SiGe층인 상변화 메모리 장치의 제조방법.
  12. 제 10 항에 있어서,
    상기 게이트를 형성하는 단계와, 상기 스트레인 스트레스 제공층을 형성하는 단계 사이에,
    노출된 상기 반도체 기판 상부에 상기 반도체 기판과 상기 스트레인 스트레스 제공층의 중간 물성을 갖는 버퍼층을 형성하는 단계를 더 포함하는 상변화 메모리 장치의 제조방법.
  13. 제 10 항에 있어서,
    상기 스위칭 다이오드를 형성하는 단계는,
    상기 접합 워드 라인의 소정 부분이 노출되도록 상기 층간 절연막을 식각하여, 다이오드 콘택홀을 형성하는 단계;
    상기 다이오드 콘택홀이 매립되도록 반도체층을 형성하는 단계;
    상기 반도체층에 제 1 도전형의 불순물을 주입하는 단계; 및
    상기 제 1 도전형의 불순물이 주입된 상기 반도체층에 제 2 도전형의 불순물을 주입하는 단계를 포함하는 상변화 메모리 장치의 제조방법.
  14. 제 13 항에 있어서,
    상기 반도체층을 형성하는 단계는,
    상기 접합 워드 라인을 베이스로 하여 에피택셜 성장시켜 형성하는 상변화 메모리 장치의 제조방법.
  15. 제 13 항에 있어서,
    상기 반도체층을 형성하는 단계는, 폴리실리콘막을 증착하여 형성하는 상변화 메모리 장치의 제조방법.
  16. 제 10 항에 있어서,
    상기 스위칭 다이오드를 형성하는 단계 이후에,
    상기 스위칭 다이오드 각각과 콘택되도록 가열 전극을 형성하는 단계;
    상기 가열 전극과 콘택되도록 상변화 구조체를 형성하는 단계; 및
    상기 상변화 구조체와 전기적으로 연결되도록 비트 라인을 형성하는 단계를 더 포함하는 상변화 메모리 장치의 제조방법.
  17. 제 10 항에 있어서,
    상기 스위칭 다이오드를 형성하는 단계 이후에,
    상기 스위칭 다이오드 각각과 콘택되도록 상변화 구조체를 형성하는 단계; 및
    상기 상변화 구조체와 전기적으로 연결되도록 비트 라인을 형성하는 단계를 더 포함하는 상변화 메모리 장치의 제조방법.
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