TWI398974B

TWI398974B - 具有單晶矽在矽化物上之積體電路元件及其製造方法

Info

Publication number: TWI398974B
Application number: TW98116413A
Authority: TW
Inventors: Hsiang Lan Lung; Erh Kun Lai
Original assignee: Macronix Int Co Ltd
Priority date: 2009-01-07
Filing date: 2009-05-18
Publication date: 2013-06-11
Also published as: TW201027818A; CN101783357A; CN101783357B

Description

具有單晶矽在矽化物上之積體電路元件及其製造方法

本發明是有關於一種包括埋入矽化物導體(buried silicide conductors)之積體電路元件，及製造此種元件的方法。此外，本發明是關於以相變為主(phase change based)之記憶體材料之高密度記憶體元件，其包括以硫系為主(chalcogenide based)之材料及其他程控電阻(programmable resistance)材料，及製造此種元件的方法。

施加適合於積體電路中不同程度(level)之電流，使得以相變為主之記憶體材料(如以硫系為主之材料及類似材料)可以在非晶態(amorphous state)及結晶態(crystalline state)之間造成相變。一般而言，非晶態的特徵為較結晶態具有高的電阻，可以很快地被感應以指示資料。這些特性在使用程控電阻(programmable resistive)材料以形成非揮發性記憶體電路(其可隨機存取進行讀跟寫)方面引起興趣。

從非晶態至結晶態的改變通常是較低電流的操作。從結晶態至非晶態的改變(此處稱之為重設(reset))通常是較高電流的操作，其包括短高電流密度脈衝以熔化(melt)或崩潰(breakdown)結晶結構，然後相變材料迅速冷卻，抑制(quenching)相變製程及允許至少部份的相變材料穩定於非晶態。藉由在晶胞和/或電極與相變材料之間的接觸面積中減小相變材料構件的大小，重設之需要的電流強度(magnitude)也可以減少，使得經相變材料構件之小(small)、絕對(absolute)之電流值達到較高的電流密度。

由於加熱而發生相變，因此需要相對大的電流以加熱相變材料且造成所希望的相變。已提出場效應電晶體存取元件用作相變記憶胞之驅動器，但場效應電晶體(例如MOSFET)具有較弱的電流驅動。相較場效應電晶體，雙極接面電晶體(BJT)具有較大的電流驅動，但整合雙極接面電晶體及CMOS周邊電路是困難的，而導致非常複雜的設計及製造。參見Pellizzer,F.等人在2006年IEEE研討會之VLSI技術摘要論文上的”A 90nm Phase Change Memory Technology for Stand-Alone Non-Volatile Memory Applications”。

已提出二極體存取元件用作相變記憶胞之驅動器。參見Oh,J.H.等人在IEDM 2006頁數1~4之“Full Integration of Highly Manufacturable512 Mb PRAM based on 90nm Technology” IEDM 2006,Page(s)。然而，當二極體具有二個由摻雜多晶矽組成之區域，其可能具有不可接受之高關閉(high off)電流。當二極體具有二個由摻雜單晶矽組成之區域，其可能提供合適的低關閉(low off)電流，但製造此種具有由摻雜單晶矽組成之區域的二極體是困難的。已提出二極體結構包括一端點(terminal)為多晶矽且另一端點為單晶矽。參見美國專利號7,309,921。然而，由於多晶矽之端點，此種結構無法完全解決高關閉電流，且未提出用在記憶胞存取元件。參見美國專利號7,157,314。

一種常見之用來連接組件至積體電路的技術需要使用埋入擴散線(buried diffusion lines)，其由相對高濃度之植入摻質線所組成，使得這些線在基底中的作用類似導體。使用這些埋入擴散線或其他摻雜半導體特徵而引起的問題是會形成寄生元件。相鄰埋入擴散線之半導體區域在操作中會產生載子(carriers)。這些載子會遷移到埋入擴散線，啟動寄生元件而造成崩潰或漏電。

矽化物通常使用在積體電路製造中以增加摻雜矽之線或構件的導電性。一種常見的材料為”自對準矽化物”(salicide)，是指以自行對準(self-aligned)技術在晶片上形成矽化物。以自行對準製程形成矽化物的方法如下。首先，沉積矽化物前驅物在包括矽曝露區域的基底上。然後，退火(annealing)矽化物前驅物以在曝露區域上形成矽化物。之後，移除基底上之剩餘的矽化物前驅物，以留下自對準矽化物構件。典型的矽化物前驅物包括金屬或金屬如鈷、鈦、鎳、鉬、鎳、鉭及鉑的組合。此外，矽化物前驅物可以包括金屬氮化物或其他金屬化合物。在積體電路製造中矽化物之代表性使用可以在美國專利7,365,385、7,129,538、6,815,298、6,737,675、6,653,733、6,649,976及6,011,272,以及美國申請公開號2001/0055838中找到。

由於沒有實用技術(在不干擾層與層之材料的前提下)以於矽化物之上面提供單晶矽節點，或在兩個單晶矽節點之間提供矽化物，因此矽化物之使用受到限制。(例如比較歐洲申請公開號0 494 598 A1)於矽化物的上面形成矽構件時，先前技術只能形成非晶矽或多晶矽。因此，某些偏好使用單晶矽之元件不能形成在矽化物接點(contact)上。在形成垂直隨取元件(vertical access device)例如記憶體陣列中的二極體及電晶體或其他元件結構時受到限制。

因此，需要提供可以在取代埋入擴散導體之導電構件上面執行單晶矽節點的技術。此外，需要能可靠地提供足夠電流給程控電阻記憶胞進行編程，且避免線路干擾(cross-talk)的問題，在可接受成本下容易製作，且與高效能的邏輯電路相容之存取元件。

本發明之元件包括位在矽基底上的矽化物構件，以及位在矽化物構件上的單晶矽節點。矽化物構件分開單晶矽節點及下方的矽基底，以避免載子從單晶矽節點流至矽基底，且矽化物構件可以用作導體構件以在元件上相互連接元件。在一些實施例中，單晶矽節點用作二極體之一端點，且在單晶矽節點上的第二半導體節點用作二極體之另一端點。在其他實施例中，單晶矽節點可用作電晶體之一端點，加上依續形成在單晶矽節點上的第二及第三半導體節點可提供垂直電晶體結構，如配置成場效電晶體或雙載子接面電晶體，以符合某個特殊的技術應用。

此外，本發明之積體電路元件包括具有上表面之單晶矽主體及數個包括單晶矽特徵之突出構件，且單晶矽特徵從單晶矽主體之上表面突起。矽化物導體具有第一部份及第二部份，其中第一部份在主體之上表面上並在突出單晶矽特徵之間，且第二部份緊鄰第一部份並延伸穿過突出構件以形成連續的導體。矽化物導體分開具有單晶矽特徵之突出構件的剩餘部份及下方的單晶矽主體。

本發明之製造方法包括提供單晶矽主體以及於單晶矽主體上形成突出構件。沉積矽化物前驅物在單晶矽主體上且矽化物前驅物鄰接突出構件。退火此結構以使矽化物前驅物與單晶矽主體反應。矽化物之形成消耗單晶矽主體的矽，直到矽化物形成導體以分開突出構件之剩餘部份及單晶矽主體之下部。因此，單晶矽節點形成在矽化物上，且與單晶矽主體分開。

在一實施例中，於本發明之製造方法中，於突出構件的側壁形成側壁阻隔層，並進行蝕刻步驟，以側壁阻隔層為罩幕蝕刻單晶矽主體，以曝露側壁阻隔層下方的部份單晶矽主體。矽化物之形成消耗側壁阻隔層下方的部份單晶矽主體，同時側壁阻隔層保護突出構件的上部以避免受到矽化物之形成製程的干擾。如此一來，突出構件之上部維持在單晶狀態，且形成的矽化物分開突出構件之上部及下方的單晶矽主體。矽化物的形成製程整合於下方的矽主體及上方的矽節點，且消耗矽而形成之矽化物整合於突出構件中的矽化物。矽化物之整體本質(integral nature)提供良好電性及結構特性之矽/矽化物介面。

在單晶矽節點上形成PN接面的製程包括植入與單晶矽節點之導電性相反的摻質至單晶矽節點的上表面。因此，第二單晶矽節點直接形成在第一單晶矽節點上，以於突出構件中之第二單晶矽節點及第一單晶矽節點之間形成PN接面。在單晶矽節點上形成PN接面的替代製程為於突出構件上沉積並圖案化第二半導體節點。第二半導體節點之導電性與單晶矽節點之導電性相反，以於第二半導體節點與單晶矽節點之間形成PN接面。

形成包括單晶矽節點之電晶體的製程包括先形成上述之PN接面，再形成具有與單晶矽接點相同導電性之額外半導體接點。PN接面之第二半導體接點可用作雙載子接面電晶體之基部或場效電晶體之通道。

本發明之記憶體元件包括二極體驅動器及資料儲存構件，其中二極體驅動器包括矽基底上之矽化物構件及矽化物構件上之單晶矽節點。矽化物構件分開單晶矽節點及下方的矽基底，且可以用作導體構件以在元件上連接元件。單晶矽節點用作二極體之一端點，且在單晶矽節點上的第二半導體節點用作二極體之另一端點。

此外，本發明之積體電路元件包括具有上表面之單晶矽主體及數個包括單晶矽特徵之突出構件，且單晶矽特徵從單晶矽主體之上表面突起。矽化物導體具有第一部份及第二部份，其中第一部份在主體之上表面上並在突出單晶矽特徵之間，且第二部份緊鄰第一部份並延伸穿過突出構件以形成連續的導體，矽化物導體用作耦合至突出構件之資料儲存構件的埋入字元線或其他存取線。矽化物導體分開具有單晶矽特徵之突出構件的剩餘部份及下方的單晶矽主體。突出構件包括用作資料儲存構件之驅動器的二極體，對資料儲存構件之陣列而言，資料儲存構件連接於二極體及位元線、或其他存取線之間。

本發明之製造方法包括提供單晶矽主體以及於單晶矽主體上形成突出構件，突出構件包括PN接面或替代性地包括耦合至突出構件之半導體節點以形成PN接面。沉積矽化物前驅物在單晶矽主體上且矽化物前驅物鄰接突出構件。退火此結構以使矽化物前驅物與單晶矽主體反應。矽化物之形成消耗單晶矽主體的矽，直到矽化物形成導體以分開突出構件之剩餘部份及單晶矽主體之下部。因此，包括單晶矽節點之PN接面形成在矽化物上，且與單晶矽主體分開。依序提供資料儲存構件在PN接面(用作二極體驅動器)及上方的位元線之間。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1繪示一積體電路形成在單晶矽主體10上，單晶矽主體10例如是矽在絕緣體上(silicon-on-insulator，SOI)之結構。元件包括矽化物構件11及單晶矽節點(節點)12。單晶矽節點12位於矽化物構件11上。第二半導體節點13的導電性與單晶矽節點12的導電性相反。第二半導體節點13接觸單晶矽節點12以在第二半導體節點13及單晶矽節點12之間形成PN接面。在此說明的結構中，於第二半導體節點13上形成矽化物頂蓋(cap)14。側壁結構15用以隔絕PN接面與外界結構(未繪示)。在圖1之例子中，二極體是使用單晶矽節點12作為元件之陽極及陰極之一。受惠於節點12之單晶本質，單晶矽節點12也可以使用在各式其他的結構中，包括電晶體及用作基底(額外層可以形成於上)。同樣地，圖1剖面之節點可以拉長成柵欄式形狀(fence-type shape)或配置成柱狀(pillar)。

圖2繪示應用單晶矽節點在矽化物構件上的一個例子。特別是，圖2繪示如圖1所示之二極體排列，二極體在記憶體陣列中用作記憶體構件之驅動器。因此，半導體主體20的表面上具有矽化物導體21。單晶矽節點23位在矽化物構件22上且具有例如是P型導電性。第二矽節點24位在單晶矽節點23上且具有例如是N型導電性。矽化物頂蓋25提供接點給二極體。記憶體構件26配置在矽化物頂蓋25及上方的存取線27之間。類似的二極體28耦合至矽化物導體21且用作記憶體構件29之驅動器，記憶體構件29配置在二極體28及存取線30之間。同樣地，類似的二極體31用作記憶體構件32之驅動器，記憶體構件32配置在二極體31及存取線33之間。

圖3A至3C分別是平面圖、水平剖面圖及垂直剖面圖，其繪示具有單晶矽節點在矽化物構件上的第一代表性製程之一階段的工作區塊(work piece)，即已形成隔離結構50、51、52及瘦長(elongated)矽結構53、54的工作區塊。隔離結構50、51、52的材料可以包括二氧化矽、其他絕緣材料或其組合。可以使用SOI製程中的淺溝渠隔離技術或圖案化技術來形成隔離結構50、51、52及瘦長矽結構53、54。在此例中，參見圖3B中沿構件53之剖面，每一瘦長矽結構53、54可以視為單晶矽基底。圖3C之瘦長矽結構53、54彼此分開。在其他實施例中，瘦長矽結構53、54可以耦合至隔離結構50、51、52下方的矽主體(未繪示)。

圖4A至4C分別是平面圖、水平剖面圖及垂直剖面圖，其繪示第一代表性製程之下一階段的工作區塊，即已摻入摻質在瘦長矽結構53、54，以在瘦長矽結構53、54之接近表面之摻雜區域形成第二矽節點60、61，其中第二矽節點60、61的導電性與瘦長矽結構53、54的導電性相反。舉例來說，當瘦長矽結構53、54具有P型導電性且濃度足以形成二極體結構之陽極，則第二矽節點60、61植入N型摻質使其植入之濃度及能量足以形成二極體結構之陰極。

圖5A至5C分別是平面圖、水平剖面圖及垂直剖面圖，其繪示第一代表性製程之再下一階段的工作區塊，即已蝕刻以形成突出(突出)構件60-1至60-4在瘦長矽結構53、54上的工作區塊。形成突出構件60-1至60-4定義垂直於瘦長構件53、54之條狀圖案。執行選擇性蝕刻以形成突出構件之列(沿瘦長結構53、54)及行(垂直瘦長結構53、54)，突出構件以溝渠分隔，溝渠夠深以分開第二矽節點60-1至60-4，但溝渠並沒有完全切穿瘦長結構53、54，如圖5B所示。

圖6A至6C分別是平面圖、水平剖面圖及垂直剖面圖，其繪示第一代表性製程之再下一階段的工作區塊，即已形成側壁阻隔層(例如65、66)並在側壁阻隔層之間往下蝕刻瘦長矽結構以在單晶矽結構53、54中形成較側壁深的溝渠67、68、69，且溝渠67、68、69延伸至側壁阻隔層65(及其他圖中所示的側壁結構)之邊界70的下方。側壁阻隔層的材料包括用以阻隔矽化物形成在突出構件之上部的材料，例如氧化矽、氮化矽或其他可與矽化物形成製程相容的材料。

圖7A至7C分別是平面圖、水平剖面圖及垂直剖面圖，其繪示第一代表性製程之再下一階段的工作區塊，即已沉積矽化物前驅物在層75中的工作區塊。矽化物前驅物之層75順應性地形成在溝渠67上。側壁阻隔層65、66分開層75及突出構件，且側壁阻隔層65、66較上矽節點(例如60-2)的深度來得深。層75的厚度視矽主體53上的矽化物形成動力(dynamics)及圖7B中側壁阻隔層65、66下之突出構件之基部(base)沿著水平方向的寬度W而定。在層75中應具有足夠的矽化物前驅物以在矽主體53中形成穿過大於半個寬度W的矽化物，使得矽化物在突出構件兩側的矽主體53中生長並在單晶突出構件下相連。矽化物前驅物的數量及寬度W之最大寬度視選擇的矽化物及矽化物在主體中的成長深度而定。因此，矽化物構件80為具有第一部份80-1及第二部份80-2的矽化物導體，其中第一部份80-1在主體之上表面53-t上並在多個單晶矽特徵中的突出單晶矽特徵之間，且第二部份80-2緊鄰(abutting adjacent)第一部份80-1並延伸穿過突出單晶矽特徵或位在突出單晶矽特徵的下方。矽化物導體分開突出單晶矽特徵上的單晶矽節點及單晶矽主體。

作為一個基本標準而言，典型矽化物成長之特徵在於形成較前驅物約2.5倍厚的矽化物，且矽化物成長至下方矽的厚度為前驅物的約1.5倍厚。因此，假如寬度W約300奈米，以此標準則前驅物的厚度約120奈米。當前驅物的厚度約120奈米，矽化物會成長至主體中約180奈米。因此，突出構件兩側之成長的矽化物會合併(merge)，每一邊約有30奈米的裕度(margin)。

圖8A至8C分別是平面圖、水平剖面圖及垂直剖面圖，其繪示第一代表性製程之再下一階段的工作區塊，即已退火已形成矽化物並清除多餘的前驅物材料的工作區塊。層75中的矽化物前驅物與單晶矽結構53、54反應，在側壁下方的區域消耗(consuming)單晶矽，直到矽化物自突出結構之相對側成長至合併成分別沿著瘦長矽結構53、54之矽化物導體80、82。如圖8B所示，從53、54之相對側成長的矽化物會形成矽化物導體80，且矽化物導體80分開單晶矽節點76-1至76-4及下方的單晶基底53。因此，單晶矽節點76-1至76-4在矽化物構件80上，矽化物構件80可以用作導體並與單晶矽節點耦合，以避免載子從單晶矽節點76-1至76-4遷移至塊狀(bulk)單晶基底53。在說明的實施例中，突出構件為類似柱狀，由於形成在瘦長矽主體上，形成的矽化物構件80為瘦長的導線。在其他實施例中，突出構件為類似柵欄式形狀，形成在沒有淺溝渠隔離特徵的矽主體上。在柵欄式形狀的實施例中，形成的矽化物構件為導體面(conductive plane)，而非導線。

在說明的結構中，矽化物也可以形成頂蓋(cap)81-1至81-4在第二半導體節點上，以提供接點以耦合形成的二極體至積體電路上的其他結構。在另一實施例中，第二半導體節點60-1至60-4的上面可以使用氮化矽或其他材料來頂蓋，以保護第二半導體節點60-1至60-4免於矽化物製程干擾。以此種方式，頂蓋可以使用不同的矽化物，或其他結構可以用在第二半導體節點60-1至60-4上並與第二半導體節點60-1至60-4接觸。

圖8B也繪示隔離單晶矽構件53與下方基底之示範性結構。特別是，假設單晶構件53具有P型導電性，其配置在較深的N型井85中，而N型井85配置在P型塊狀基底86中。為了符合某個特殊的實施，N型井85也可以圖案化以隔離一群構件或一個構件。如上所述，此外，瘦長單晶矽構件53、54可以形成在下方的絕緣體上，絕緣體例如是使用SOI技術或類似技術之二氧化矽層。

圖9是水平剖面圖，其繪示下一階段的工作區塊，即已沉積層間介電填充(inter層dielectric fill)87的工作區塊。填充87可以包括二氧化矽之一或多層、或其他絕緣材料如BPSG、PSG及其他層間介電材料。填充87用以隔離在矽化物導體80上之使用單晶矽節點76-1至76-4形成之元件。可以應用額外積體電路製程以耦合頂蓋81-1~81-4至記憶體構件(如圖2所示)或上方的導體或元件以完成積體電路。

圖10A至10C分別是平面圖、水平剖面圖及垂直剖面圖，其繪示圖4A至4C之植入步驟之替代方案的工作區塊，多晶矽節點100-1至100-3沉積並圖案化在瘦長矽結構53、54上，蝕刻瘦長矽結構53、54以形成突出構件，其中溝渠在突出構件之間，如圖10B所示。圖5A~5C至圖9之製程可以不需要修改而實施在此替代方案。

圖11繪示包括單晶矽節點200在矽化物構件201上的垂直場效應電晶體，其中單晶矽節點200用作源極或汲極之一。第二半導體節點202耦合單晶矽節點200且用作通道(channel)主體。額外(additional)半導體節點203耦合第二半導體節點202且用作源極或汲極之另一個。矽化物頂蓋204形成在額外半導體節點203上。形成閘介電205，且閘介電205相鄰用作電晶體之通道主體的第二半導體節點202。字元線206經閘介電205耦合至第二半導體節點。如圖11之垂直電晶體結構可以使用Risch等人在1997年九月22~24日之第27次歐洲固態元件研究之研討會紀錄(Proceedings of the 27^th European Solid-State元件Research Conference)之“Recent Progress With Vertical Transistors”的第34至41頁所述的製程來製作，如上描述修改以形成節點200下的矽化物結構。

本發明描述包括單晶矽節點在矽化物上的結構及其製造方法，在形成各式積體電路構件均非常有用。單晶矽節點下的矽化物可以提供積體電路上組件間的導電路徑，可用來替代埋入擴散線或其他摻雜半導體組件。此外，矽化物導體避免載子從單晶矽節點遷移到基底或相鄰元件，因此可避免在積體電路中啟動寄生元件。另外，此處描述之製造技術可以相容至製造非常小且密集之積體電路組件。

圖12繪示製作積體電路記憶體之一階段的剖面圖，其中“香菇(mushroom)”形式之資料儲存構件耦合在矽化物字元線80(連同如圖9所示之二極體驅動器)與上方的位元線(如位元線1107)之間。圖9及圖12之構件使用相同的元件符號，於此不再贅述。圖12所示之結構可藉由首先形成穿過層間介電填充87之導電插塞(例如插塞1101)，且導電插塞接觸在驅動器陣列中對應的矽化物頂蓋(例如頂蓋81-2)以形成之。在一代表性製程中，使用鎢插塞技術以製作插塞1101。然後，介電層1102(材料如氮化矽)形成在插塞上。圖案化及形成穿過層1102之電極構件1103，且電極構件1103接觸插塞1101。在製作電極1103之製程中，開口形成在插塞1101上，且側壁形成在開口中以縮小開口。接著，電極材料如氮化鈦沉積在開口中以形成電極構件1103。平坦化形成的結構以改善層1102及電極1103之上表面的特性。可以使用各式各樣的技術來形成小的電極如電極1103。

執行資料儲存構件之示範性製程包括提供接點陣列，例如穿過填充層87以提供插塞，包括使用插塞1101或不使用插塞1101，不使用插塞1101時可直接使用矽化物頂蓋(例如頂蓋81-2)或於矽化物頂蓋上覆蓋金屬層。分隔層形成在接點陣列上，用作分隔接點陣列及資料儲存構件。在一代表性實施例中，分隔層可以包括蝕刻終止材料如氮化矽。接著，使用材料如二氧化矽或類似材料(依不同於分隔層之蝕刻特性選擇)之圖案層形成在分隔層上。使用微影製程於圖案層中形成罩幕開口之陣列。使用停止在分隔層表面或其中之製程以形成罩幕開口。然後，使用補償罩幕開口之陣列變化的製程，於罩幕開口中形成蝕刻罩幕。形成蝕刻罩幕之一種技術包括在圖案層上形成犧牲層，且形成罩幕開口之製程包括於犧牲層中形成第一較高開口部分於及於圖案層中形成第二較低開口部分。形成第一及第二開口部分使其具有第一及第二寬度，犧牲層具有延伸到開口之伸出(overhanging)部分。因此，在犧牲層中之開口的寬度小於在圖案層之開口的寬度。填充材料例如矽沉積在開口中的製程會在較低開口部分中造成孔洞(voids)，較低開口部分具有的寬度決定於第一及第二寬度之差異。非等向性蝕刻填充材料以打開孔洞，然後穿過填充材料於孔洞的底部曝露分隔層。以此種方式，曝露區域具有的寬度和孔洞的寬度實質上相同。於較低開口部分之側上的填充材料側壁定義出蝕刻罩幕。以此種方式，蝕刻罩幕定義出之開口尺寸的變化依伸出尺寸而定，第一及第二寬度的差異造成伸出尺寸。此尺寸為獨立的且可以控制在遠小於罩幕開口之尺寸變化及其他特徵之尺寸變化(如微影製程造成的資料儲存構件之寬度)的範圍。使用蝕刻罩幕穿過分隔層以蝕刻電極開口。然後，沉積電極材料在電極開口中，於接點陣列中形成接觸對應接點之底電極陣列。參見例如在美國專利申請名稱為”PHASE CHANGE MEMORY ARRAY WITH SELF-CONVERGED BOTTOM ELECTRODE AND METHOD FOR MANUFACTURING”中描述形成電極及資料儲存構件之製程；申請號11/855,983；於2007年9月14日申請，其從相同之共同開發協議(joint development agreement)中產生，內容於此處全部併入參考。

於形成包括電極1103之電極陣列後，形成相變材料層1104(或其他程控電阻材料)及頂電極材料1105，並將之圖案化成延伸至圖內及圖外之線狀。此外，可以將相變材料1104及頂電極層材料1105圖案化成補釘(patches)形狀，每一補釘耦合至一或少數之電極構件。如圖所示之結構，在圖案化此相變材料1104及頂電極層材料1105後，沉積層間填充在此結構上，且使用鎢插塞技術或其他層間導體技術以形成額外的插塞陣列(包括插塞1106)。然後，位元線(包括位元線1107)形成在此結構的上方並接觸插塞陣列(包括插塞1103)。

因此，資料儲存構件(1103、1104)形成在位元線1107及下方的矽化物字元線80之間，連同包括單晶矽節點76-2在字元線80上之二極體驅動器。

資料儲存構件1104之程控電阻材料的實施例包括以相變為主之記憶體材料，包括以硫系為主之材料及其他材料。硫族元素(chalcogen)包括任何下列四元素：氧(O)、硫(S)、硒(Se)及碲(Te)，形成週期表的部分VIA族。硫系包括硫族元素與較正電性元素(more electropositive element)或自由基(radical)之化合物。硫系合金包括硫系與其他材料如過渡金屬之合併。硫系合金通常包含週期表的VIA族之一或多種元素，如鍺(Ge)及錫(Sn)。通常，硫系合金包括銻(Sb)、鎵(Ga)、銦(In)及銀(Ag)之一或多種之合併。許多以相變為主之記憶體材料於科技文獻中記載，其包括Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、Ag/In/Sb/Te、Ge/Sri/Sb/Te、Ge/Sb/Se/Te及Te/Ge/Sb/S之合金。在Ge/Sb/Te之合金家族中，大範圍之合金成分是可行的(workable)。成分可以表示為Te_a Ge_b Sb_100-(a+b) 。研發者描述最常用的合金在沉積材料中具有Te之平均濃度較佳為低於70%，典型地低於60%，通常地，範圍為低至約23%且高至約58%的Te，更佳地，範圍為約48%至58%的Te。Ge的濃度約高於5%且在材料中的平均範圍約8%至約30%，剩餘的通常低於50%。更佳地，Ge的濃度範圍為約8%至約40%。在此成分中主要組成元素之剩餘物為Sb。這些百分比為組成元素之總原子100%中的原子(atomic)百分比。(Ovshinsky 5,687,112專利，第10~11欄)其他的研發者評估特定的合金包括Ge₂ Sb₂ Te₅ 、GeSb₂ Te₄ 及GeSb₄ Te₇ (Noboru Yamada,“Potential of Ge-Sb-Te Phase-Change Optical Disks for High-Data-Rate Recording”,SPIE v.3109,pp. 28-37(1997))更一般而言，過渡金屬如鉻(Cr)、鐵(Fe)、鎳(Ni)、鈮(Nb)、鈀(Pd)、鉑(Pt)及其混合物或合金可與Ge/Sb/Te合併(combined)以形成相變合金，此相變合金具有程控電阻的特性。在Ovshinsky‘112第11~13欄中提及有用的記憶體材料之特定範例，這些範例於此處併入參考。

在一些實施例中，摻雜摻質至硫系及其他相變材料以使用摻雜硫系改變資料儲存構件之導電性、轉化溫度(transition temperature)、熔點及其他特性。摻雜硫系之所使用的代表性摻質包括氮、矽、氧、二氧化矽、氮化矽、銅、銀、金、鋁、氧化鋁、鉭、氧化鉭、氮化鉭、鈦及氧化鈦。參考例如美國專利號6,800,504及美國專利申請公開號2005/0029502。

相變合金能夠在晶胞之主動通道區中作局部次序(local order)之轉換，於第一結構狀態(材料通常為非晶固相)及第二結構狀態(材料通常為結晶固相)之間轉換。這些合金至少為雙穩態(bistable)。”非晶”表示相對低的秩序性(ordered)結構，非晶較單晶無次序，且非晶具有可偵測的特性如較結晶相(crystalline phase)具有較高的電阻。”結晶”表示相對高的秩序性結構，結晶較非晶結構有次序，結晶具有可偵測的特性如較非晶相(amorphous phase)具有較低的電阻。典型地，相變材料可以在局部次序之不同可偵測狀態之間轉換，在非晶態及完全結晶態之整個範圍(spectrum)之間轉換。非晶態及結晶態之間的轉換影響其他材料特性，包括原子次序(atomic order)、自由電子密度及活化能(activation energy)。材料可以轉換至不同固相或二或多種固相之混合物，提供在完全非晶態及完全結晶態之間的灰階(gray scale)。材料中的電子特性可以隨之變化。

依施加的電脈衝，相變合金可以從一相改變為另一相。觀察到較短、較高的脈衝振幅傾向於改變此相變材料至通常為非晶態。較長、較低的脈衝振幅傾向於改變此相變材料至通常為結晶態。較短、較高的脈衝振幅中的能量夠高以允許打斷結晶結構之鍵結(bonds)，且夠短以避免原子重排序(realigning)至結晶態。可以決定適當的脈衝剖面，不需要過度的實驗，特別是適用於特定相變合金。在本揭露之以下部分，相變材料表示為GST，且應了解可以使用其他形式之相變材料。此處描述之執行PCRAM之有用的材料為Ge₂ Sb₂ Te₅ 。

在本發明之其他實施例中，可以使用其他程控電阻的記憶體材料，包括使用不同結晶態之改變以決定電阻之其他材料，或使用電脈衝改變至電阻態(resistance state)之其他記憶體材料。實例包括使用在阻式隨機存取記憶體(resistance random access memory；RRAM)之材料，如包括氧化鎢(WO_x )、NiO、Nb₂ O₅ 、CuO₂ 、Ta₂ O₅ 、Al₂ O₃ 、CoO、Fe₂ O₃ 、HfO₂ 、TiO₂ 、SrTiO₃ 、SrZrO3、(BaSr)TiO₃ 之金屬氧化物。其它實例包括使用在磁阻隨機存取記憶體(magnetoresistance random access memory；MRAM)如旋轉力矩轉移(spin-torque-transfer；STT)MRAM之材料，舉例來說，CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe₂ O₃ 、FeOFe₂ O₅ 、NiOFe₂ O₃ 、MgOFe₂ 、EuO及Y₃ Fe₅ O₁₂ 之至少之一。參考例如美國公開號2007/0176251名稱為”Magnetic Memory Device and Method of Fabricating the Same”，於此處併入參考。其它範例包括用於可編程金屬單元(programmable-metallization-cell；PMC)記憶體或奈米離子(nanoionic)記憶體之固相電解質材料，如銀摻雜硫化鍺電解質及銅摻雜硫化鍺電解質。參考例如N.E. Gilbert等人於”A macro model of programmable metallization cell devices”,Solid-State Electronics 49(2005)第1813~1819頁之部份，於此處併入參考。

形成硫系材料之示範性方法使用PVD-濺鍍或磁控濺鍍(magnetron-sputtering)方式，使用源氣體為Ar、N₂ 和/或He等，壓力為1mTorr~100mTorr。此沉積通常在室溫下進行。使用準直儀(collimator)之寬高比(aspect ratio)為1~5以改善填入效能。為了改善填入效能，可以使用幾十伏到幾百伏之DC偏壓。另一方面，可以同時且合併使用DC偏壓及準直儀。

形成硫系材料之示範性方法使用化學氣相沉積(CVD)，如揭露於美國公開號2006/0172067名稱為”Chemical Vapor Deposition of Chalcogenide Materials”，於此處併入參考。

在真空或N₂ 氣氛下選擇性地進行沉積後(post-deposition)回火處理，以改善硫系材料之結晶狀態。回火溫度典型地在100℃至400℃之間，回火時間小於30分鐘。

圖13繪示製作積體電路記憶體之一階段的剖面圖，其中“孔(pore)”形式之資料儲存構件耦合至矽化物字元線80(連同如圖9所示之二極體驅動器)及上方的位元線(例如位元線1107)之間。圖9及圖13之結構使用相同的元件符號，於此不再贅述。圖13所示之結構可藉由首先形成穿過層間介電填充87之導電插塞(例如插塞1201)，且導電插塞接觸在驅動器陣列中對應的矽化物頂蓋(例如頂蓋81-2)以形成之。在一代表性製程中，使用鎢插塞技術以製作插塞1201。然後，介電層1202(材料如氮化矽)形成在插塞上。圖案化穿過介電層1202之插塞上的開口，以定義在層1202中的小孔，小孔打開其下的插塞1201。相變材料1203填入孔以形成”孔”形式之相變資料儲存構件。此外，可以使用各式各樣的技術來形成”孔”形式之相變資料儲存構件。沉積並圖案化在相變構件1203上的頂電極材料1204及位元線材料1205。因此，資料儲存構件1203耦合至插塞1201及頂電極1204之間。上方的位元線1205及下方的字元線80用以存取使用二極體驅動器之元件，二極體驅動器包括單晶矽節點76-2位在矽化物字元線80上。

對程控電阻的記憶體元件而言，已發展各種不同形式的記憶體結構，上述之“香菇”形式及”孔”形式之資料儲存構件為其中代表性的兩種。此處描述之埋入矽化物字元線及驅動器技術可以應用至具有二極體驅動器技術之任何組態的記憶胞。

圖14繪示使用此處描述之記憶體元件及二極體存取元件之部份記憶體陣列1300的示意圖。此外，除二極體外，存取元件也包括可以使用之PN接面，如雙極接面電晶體。陣列1300之每一記憶胞包括二極體存取元件及資料儲存構件(以圖14之可變電阻(variable resistor)代表)，能夠設定成數個電阻態之一，因此能夠儲存一或多個位元資料。

陣列1300包括數條埋入矽化物字元線1330a至1330c及數條位元線1320。如上所述，埋入矽化物字元線1330a至1330c包括字元線1330a、1330b及1330c平行地在第一方向延伸，位元線1320包括位元線1320a、1320b及1320c平行地在第二方向延伸，且第二方向通常與第一方向垂直。字元線1330a至1330c及位元線1320典型地配置為提供的字元線1330a、1330b、1330c與提供的位元線1320彼此相交，但沒有實體上交錯的方式。

陣列1300之記憶胞以記憶胞1315代表。記憶胞1315包括依序配置的二極體存取元件1321及資料儲存構件1360，二極體1321電性耦合至字元線1330b且資料儲存構件1360電性耦合至位元線1320b(或反之亦然)。

可以施加適當的電壓和/或電流至對應的字元線1330b及位元線1320b，感應(induce)電流經選擇的記憶胞1315，而讀取或寫入陣列1300之記憶胞1315。施加電壓/電流的程度或時間依進行的操作(例如讀取操作或寫入操作)而定。

在具有包括相變材料之資料儲存構件1360之記憶胞1315的重設(reset)(或抹除)操作時，施加重設脈衝至對應的字元線1330b及位元線1320b，以造成相變材料之主動區轉變為非晶相，因此設定相變材料至與重設狀態相關之電阻值範圍內的電阻。重設脈衝為相當高能量之脈衝，足以升高溫度至少使得資料儲存構件1360之主動區高於熔點，以至少使得主動區為液態。很快地中止重設脈衝，導致相當快的抑制(quenching)時間，主動區很快地冷卻至轉化溫度之下，使得主動區穩定於非晶相。

在具有包括相變材料之資料儲存構件1360之記憶胞1315的設定(set)(或程式化)操作時，施加程式化脈衝至對應的字元線1330b及位元線1320b，適當的振幅及時間以感應電流，此電流足以升高溫度使得至少部份之主動區高於轉化溫度，造成部份之主動區從非晶相轉變為結晶相，此種轉變降低資料儲存構件1360之電阻並設定記憶胞1315至所需的狀態。

在具有包括相變材料之資料儲存構件1360之記憶胞1315的讀取(或感應)操作時，施加讀取脈衝至對應的字元線1330b及位元線1320b，適當的振幅及時間以感應電流流動，但不會導致資料儲存構件1360經歷電阻態之改變。經記憶胞1315之電流依資料儲存構件1360之電阻而定，因此資料值儲存記憶胞1315中。

圖15為包括記憶體陣列1412之積體電路1410之簡單方塊圖，其中記憶體陣列1412使用上述之具有記憶體平面(plane)在二極體驅動器上方，且經單晶節點耦合至埋入矽化物字元線之記憶胞。具有讀取、設定及重設模式之字元線解碼器1414耦合及電子通訊到數條字元線1416，接著耦合至如上所述之埋入矽化物字元線，字元線解碼器1414沿著記憶體陣列1412之行(rows)配置。位元線(欄)解碼器1418電子通訊到數條位元線1420，且沿著陣列1412之欄(columns)配置以讀取、設定及重設陣列1412中的相變記憶胞(未繪示)。匯流排(bus)1422上的位址提供至字元線解碼器、驅動器1414及位元線解碼器1418。方塊1424之感應放大器及入資料(data-in)結構經由資料匯流排1426耦接至位元線解碼器1418。從積體電路1410上之輸入/輸出埠經由入資料線1428提供資料，或從積體電路1410之內或之外的資料源提供資料至方塊1424之入資料結構。在積體電路1410上可以包括其他電路1430，例如通用處理器或特定目的應用電路、或模組合併(模組提供由陣列1412支持的系統單晶片(system-on-a-chip)功能)。從方塊1424之感應放大器經出資料(data-out)線1432提供資料至積體電路1410上之輸入/輸出埠，或者是積體電路1410之內或之外的其他資料終點。

此實例之控制器1434使用偏壓排列狀態機台來控制偏壓排列供給電壓及電路源1436的應用，例如讀取、程式化、抹除、抹除確認(verify)、程式化確認電壓和/或電流。控制器1434可以使用本領域已知的特定目的邏輯電路。在另一些實施例中，控制器1434包括通用處理器，其可以使用在相同的積體電路上，執行電腦程式化以控制元件的操作。在又一些實施例中，控制器1434可以是特定目的邏輯電路和通用處理器的合併使用。

综上所述，本發明描述具有埋入矽化物字元線結構連同二極體驅動器(單晶矽節點位於矽化物之上方)之積體電路記憶體元件，及製作此結構的製程。在單晶矽節點下之矽化物字元線可以提供積體電路上組件間之導電路徑，可用來替代埋入擴散線或其他摻雜半導體組件。此外，矽化物導體避免載子從單晶矽節點遷移到基底或相鄰元件，因此可避免在積體電路中啟動寄生元件。另外，此處描述之製造技術可以相容至製造非常小且密集之積體電路組件。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10．．．單晶矽主體

11、22．．．矽化物構件

12、23．．．單晶矽節點

13．．．第二半導體節點

14、25．．．矽化物頂蓋

15．．．側壁結構

20．．．半導體主體

21．．．矽化物導體

24．．．第二矽節點

26、29、32．．．記憶體構件

27、30、33．．．存取線

28、31．．．二極體

50、51、52．．．隔離結構

53、54．．．瘦長矽結構、瘦長結構、瘦長構件、單晶矽結構、矽主體、單晶基底、單晶矽構件、單晶構件

53-t．．．上表面

60、61．．．第二矽節點

60-1~60-4．．．突出構件、第二半導體節點、第二矽節點、上矽節點

65、66．．．側壁阻隔層

67、68、69．．．溝渠

70．．．邊界

75．．．矽化物前驅物之層

76-1~76-4．．．單晶矽節點

80、82．．．矽化物導體、矽化物構件

80-1．．．第一部分

80-2．．．第二部分

81-1~81-4．．．頂蓋

85．．．N型井

86．．．P型塊狀基底

87．．．層間介電填充

100-1~100-3．．．多晶矽節點

200．．．單晶矽節點

201．．．矽化物構件

202．．．第二半導體節點

203．．．額外半導體節點

204．．．矽化物頂蓋

205．．．閘介電

206．．．字元線

1101、1106、1201．．．插塞

1102、1202．．．介電層

1103．．．電極構件、電極

1104、1203．．．相變材料

1105、1204．．．頂電極材料

1107、1205、1320、1320a、1320b及1320c．．．位元線

1300．．．陣列

1315．．．記憶胞

1321．．．二極體存取元件、二極體

1330a、1330b及1330c．．．字元線

1360．．．資料儲存構件

1410．．．積體電路

1414．．．字元線解碼器及驅動器

1416．．．字元線

1418．．．位元線解碼器

1420．．．位元線

1422．．．匯流排

1424．．．感應放大器/入資料結構

1426．．．資料匯流排

1428．．．入資料線

1430．．．其他電路

1432．．．出資料線

1434．．．控制器

1436．．．偏壓排列供給電壓、電路源

1412．．．陣列中的記憶胞具有單晶矽節點之二極體驅動器位在埋入矽化物字元線上

圖1是在矽化物構件上具有單晶矽節點之積體電路組件的簡化圖。

圖2是包括二極體之記憶體構件之驅動器陣列，其中二極體具有單晶矽節點在矽化物導體上。

圖3A至3C分別是平面圖、水平剖面圖及垂直剖面圖，其繪示形成具有單晶矽節點在矽化物構件上之積體電路組件的第一代表性製程之一階段的工作區塊，即已形成隔離結構及瘦長矽結構的工作區塊。

圖4A至4C分別是平面圖、水平剖面圖及垂直剖面圖，其繪示第一代表性製程之下一階段的工作區塊，即已摻入摻質在瘦長矽結構的工作區塊。

圖5A至5C分別是平面圖、水平剖面圖及垂直剖面圖，其繪示第一代表性製程之再下一階段的工作區塊，即已蝕刻以形成突出構件在瘦長矽結構上的工作區塊。

圖6A至6C分別是平面圖、水平剖面圖及垂直剖面圖，其繪示第一代表性製程之再下一階段的工作區塊，即已形成側壁並在側壁之間往下蝕刻瘦長矽結構的工作區塊。

圖7A至7C分別是平面圖、水平剖面圖及垂直剖面圖，其繪示第一代表性製程之再下一階段的工作區塊，即已沉積矽化物前驅物的工作區塊。

圖8A至8C分別是平面圖、水平剖面圖及垂直剖面圖，其繪示第一代表性製程之再下一階段的工作區塊，即已退火已形成矽化物並清除多餘的前驅物材料的工作區塊。

圖9是水平剖面圖，其繪示第一代表性製程之再下一階段的工作區塊，即已沉積層間介電填充的工作區塊。

圖10A至10C分別是平面圖、水平剖面圖及垂直剖面圖，其繪示圖4A至4C之植入步驟之替代方案的工作區塊，多晶矽節點沉積在瘦長矽結構上之突出構件上。

圖11繪示包括單晶矽節點在矽化物構件上的垂直場效應電晶體，其中單晶矽節點用作源極或汲極之一。

圖12繪示製作“香菇”形式之相變資料儲存構件，其位於圖9之二極體驅動器上。

圖13繪示製作“孔”形式之相變資料儲存構件，其位於圖9之二極體驅動器上。

圖14繪示包括此處描述之二極體驅動器之部份記憶體陣列的電路圖。

圖15為積體電路的方塊圖，其中積體電路包括埋入矽化物字元線及具有單晶矽節點在矽化物字元線上之驅動器。

10．．．單晶矽主體

11．．．矽化物構件

12．．．單晶矽節點

13．．．第二半導體節點

14．．．矽化物頂蓋

15．．．側壁結構

Claims

一種積體電路元件，包括：一矽化物構件，位在一矽基底上；一單晶矽節點，位在該矽化物構件上，該矽化物構件分開該單晶矽節點及該矽基底；以及一第二半導體節點，且一PN接面定義於該單晶矽節點與該第二半導體節點之間，其中該第二半導體節點的材料包括單晶矽或多晶矽。
如申請專利範圍第1項所述之積體電路元件，更包括位於該第二半導體節點上的一額外半導體節點，且該單晶矽節點、該第二半導體節點及該額外半導體節點定義一電晶體。
如申請專利範圍第1項所述之積體電路元件，其中該基底包括一單晶矽主體。
如申請專利範圍第1項所述之積體電路元件，更包括位於該第二半導體節點上的矽化物頂蓋。
如申請專利範圍第2項所述之積體電路元件，更包括位於該額外半導體節點上的矽化物頂蓋。
一種積體電路元件，包括：一單晶矽主體，包括一上表面及數個單晶矽特徵，其中該些單晶矽特徵從該單晶矽主體之該上表面突起；一矽化物導體，具有一第一部份及一第二部份，該第一部份在該主體之該上表面上並在該些突出單晶矽特徵之間，且該第二部份緊鄰該第一部份並延伸穿過該突出單晶矽特徵，該矽化物導體分開該單晶矽主體及在該突出單晶矽特徵上的數個單晶矽節點；以及分別對應該些單晶矽節點之數個第二半導體節點，且一PN接面定義於各該單晶矽節點與各該第二半導體節點之間。
如申請專利範圍第6項所述之積體電路元件，更包括分別位於該些第二半導體節點上的數個額外半導體節點，且各該單晶矽節點、各該第二半導體節點及各該額外半導體節點定義一電晶體。
如申請專利範圍第6項所述之積體電路元件，其中該些第二半導體節點的材料包括單晶矽。
如申請專利範圍第6項所述之積體電路元件，其中該些第二半導體節點的材料包括多晶矽。
如申請專利範圍第6項所述之元件，更包括分別位於該些第二半導體節點上的數個矽化物頂蓋。
如申請專利範圍第7項所述之積體電路元件，更包括分別位於該些額外半導體節點上的數個矽化物頂蓋。
一種積體電路元件的製造方法，包括：提供一單晶矽主體；在該單晶矽主體上形成一突出構件；以及形成一矽化物導體以分開該突出構件之一上部及該單晶矽主體之一下部，其中形成該矽化物導體的步驟包括：沉積一矽化物前驅物在該單晶矽主體上且鄰接該突出構件；以及使該矽化物前驅物與該單晶矽主體反應，該矽化物之形成消耗該單晶矽主體的矽，直到該矽化物形成該矽化物導體以分開該突出構件之該上部及該單晶矽主體之該下部。
如申請專利範圍第12項所述之積體電路元件的製造方法，在沉積該矽化物前驅物之前，更包括：於該突出構件的側壁上形成一側壁阻隔層；以及以該側壁阻隔層為罩幕蝕刻該單晶矽主體，以曝露該側壁阻隔層下方的部份該單晶矽主體。
如申請專利範圍第12項所述之積體電路元件的製造方法，其中該突出構件具有一第一導電型，且包括植入摻質至該突出構件之上部以在該突出構件中形成一PN接面。
如申請專利範圍第12項所述之積體電路元件的製造方法，其中該突出構件具有一第一導電型，且包括於該突出構件上形成具有一第二導電型之一半導體節點以形成一PN接面。
如申請專利範圍第12項所述之積體電路元件的製造方法，其中該突出構件具有一第一導電型，且包括於該突出構件上形成具有一第二導電型之一基部或通道半導體節點，並於該基部或通道半導體節點上形成具有該第一導電型之一半導體節點。
一種記憶體元件，包括：一矽化物構件，位在一矽基底上；一單晶矽節點，位在該矽化物構件上，該矽化物構件分開該單晶矽節點及該矽基底；一第二半導體節點，其中一PN接面定義於該單晶矽節點及該第二半導體節點之間；以及一資料儲存構件，耦合在該第二半導體節點及一上方的存取線之間。
如申請專利範圍第17項所述之記憶體元件，其中該資料儲存構件的材料包括相變記憶體材料。
如申請專利範圍第17項所述之記憶體元件，其中該第二半導體節點的材料包括單晶矽。
如申請專利範圍第17項所述之記憶體元件，其中該第二半導體節點的材料包括多晶矽。
如申請專利範圍第17項所述之記憶體元件，其中該基底包括單晶矽主體。
如申請專利範圍第17項所述之記憶體元件，其中該矽化物構件的材料包括金屬矽化物。
如申請專利範圍第17項所述之記憶體元件，更包括位於該第二半導體節點上的矽化物頂蓋。
一種積體電路記憶體元件，包括：一單晶半導體主體，包括一上表面及數個單晶半導體特徵，其中該些單晶半導體特徵從該單晶半導體主體之該上表面突起；一矽化物導體，具有一第一部份及一第二部份，該第一部份在該主體之該上表面上並在該些突出單晶半導體特徵之間，且該第二部份緊鄰該第一部份並延伸穿過該突出單晶半導體特徵，該矽化物導體分開該單晶半導體主體及在該突出單晶半導體特徵上的數個單晶半導體節點；數個第二半導體節點，分別位在該些單晶半導體節點上，且一PN接面定義於各該單晶矽半導體節點與各該第二半導體節點之間；數個資料儲存構件，分別耦合至該些第二半導體節點；以及數條存取線，於上方分別耦合至該些資料儲存構件。
如申請專利範圍第24項所述之積體電路記憶體元件，其中該些資料儲存構件的材料包括相變材料。
如申請專利範圍第24項所述之積體電路記憶體元件，其中該些第二半導體節點的材料包括單晶矽。
如申請專利範圍第24項所述之積體電路記憶體元件，其中該些第二半導體節點的材料包括多晶矽。
如申請專利範圍第24項所述之積體電路記憶體元件，其中該矽化物導體的材料包括金屬矽化物。
如申請專利範圍第24項所述之積體電路記憶體元件，更包括分別位於該些第二半導體節點上的數個矽化物頂蓋。
一種積體電路元件的製造方法，包括：提供一單晶矽主體；在該單晶矽主體上形成一突出構件；形成一矽化物導體以分開該突出構件之一上部及該單晶矽主體之一下部；提供一第二半導體節點在該突出構件之剩餘部份上，其中該第二半導體節點具有與該單晶矽主體相反的導電型，以在該突出構件上形成一PN接面；形成一資料儲存構件，該資料儲存構件電子電訊至該第二半導體節點；以及形成一存取線，該存取線耦合至該資料儲存構件。
如申請專利範圍第30項所述之積體電路元件的製造方法，沉積一矽化物前驅物在該單晶矽主體上且鄰接該突出構件；以及回火該矽化物前驅物以使該矽化物前驅物與該單晶矽主體反應以形成一矽化物，該矽化物之形成消耗該單晶矽主體的矽，直到該矽化物形成該矽化物導體。
如申請專利範圍第31項所述之積體電路元件的製造方法，在沉積該矽化物前驅物之前，更包括：於包括該PN接面之該突出構件的側壁上形成一側壁阻隔層；以及以該側壁阻隔層為罩幕蝕刻該單晶矽主體，以曝露該側壁阻隔層下方的部份該單晶矽主體，該側壁阻隔層在該突出構件之上部上阻擋該矽化物的形成。
如申請專利範圍第30項所述之積體電路元件的製造方法，更包括植入摻質至該突出構件之上部以形成該第二半導體節點。
如申請專利範圍第31項所述之積體電路元件的製造方法，在沉積該矽化物前驅物之前，更包括植入摻質至該突出構件之上部以形成該第二半導體節點。
如申請專利範圍第30項所述之積體電路元件的製造方法，更包括在該突出構件上形成具有一第二導電型之一圖案化半導體構件，以形成該第二半導體節點。