TWI426605B - 具有自對準頂部電極以及可編程阻抗記憶的側壁薄膜電極 - Google Patents

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Description

具有自對準頂部電極以及可編程阻抗記憶的側壁薄膜電極
本發明係關於以相變記憶材料，如硫屬基材料，以及其它可編程阻抗材料為基礎的高密度記憶裝置，以及用以製造如此裝置的方法。
相變記憶材料能夠在第一結構狀態與第二結構狀態之間被切換，在第一結構狀態中材料是在普通非晶固態相，在第二結構狀態中材料是在胞元之作用區內的普通結晶固態相，術語非晶是慣指一相對較少秩序的結構，比單晶更無秩序，其具有可偵測的特性如：比結晶相更高的電性阻抗，術語結晶是慣指一相對較有秩序的結構，比非晶結構更有秩序，其具有可偵測的特性如：比非晶相更低的電阻，其它受到非晶與結晶相之間改變影響的材料特性包括原子秩序、自由電子密度以及活化能，該材料可被切換進入不同固態相或者進入二或者更多的固態相之混合，在完全非晶與完全結晶狀態之間提供灰階。
從非晶到結晶相的改變通常是一較低電流操作，其要求足夠提升相變材料到介於相過度溫度以及融化溫度之間的水準的電流，從結晶到非晶的改變，在此稱為重置(reset)，通常是一較高電流操作，其包括一短高電流密度脈衝以融化或者崩潰結晶結構，此後相變材料迅速冷卻，驟冷相變過程並使相變材料結構的至少一部份在非晶狀態中穩定，據信期望縮小用於造成相變材料從結晶狀態到非晶狀態的過渡的重置電流的大小，借由減少在胞元中相變材料元件內作用區的體積可以減少重置所需要電流的大小，用於減少作用區的體積的技巧包括減少電極與相變材料之間的接觸面積，如此以至於在具有通過相變材料元件的小絕對電流值的作用體積之中達成較高電流密度。
一開發中的記憶胞元結構，因其在典型結構中的底部電極上的作用區的形狀有時被稱為“磨菇”胞元，是以與相變材料的較大部份接觸的小電極的構造，以及然後與相變材料的相對表面接觸的一通常較大電極為基礎，電流從小接觸流動到較大接觸是用來讀取、設定以及重置記憶胞元，小電極在接觸點處集中電流密度，如此以至於在相變材料中的作用區是局限在靠近接觸點的小體積，參見，例如：An等，“Methods of Forming Phase Change Memory Devices having Bottom Electrodes”，美國專利申請公開第US 2009/0017577號，以及Lung，“Method for Manufacturing a Small Pin on Integrated Circuits or Other Devices”，美國專利申請公開第US 2006/0108667號，其它這類的結構描述在Lung等的美國專利第7,642,125號之中，並在此併入以供參考。
據提案，使用帶有修整寬度，至少在靠近與相變材料的接觸表面處如在Lowrey等的美國專利第6,617,192號(參見，第1D圖以及第9欄第50-57行)之中所展示者，的側壁間隔物來製作電極，如在Lowrey等中所展示者，這些側壁間隔物電極具有薄膜側壁材料的厚度，其導致相當小以及在遍及陣列的尺寸上可以相對均勻的接觸表面，也參見Kim等，“High Performance PRAM Cell Scalable to sub-20nm technology with below 4F2 Cell Size, Extendable to DRAM Applications”，2010 VLSI技術研討會(2010 Symposium on VLSI Technology)，技術論文文摘(Digest of Technical Papers)第203-204頁。
再者，據信期望提供可以以小量的微影步驟或者其它要求對準誤差在佈局面積內公差的圖案化步驟來佈置的結構。
因此據信期望提供可靠的電極結構，以及製造接觸面積的臨界尺寸控制在介於電極以及記憶材料之間的記憶胞元結構的方法，其將與高密度積體電路記憶裝置一同工作。
所描述的記憶裝置包括電極陣列其部份或者全部包含電極材料的薄膜板，薄膜板具有與對應存取裝置電性溝通的近端，以及具有其面積由在接觸表面處的薄膜板的厚度，與在接觸表面處的薄膜板的寬度決定的接觸表面的遠端，並包括自對準頂部電極，該裝置包括複數多層帶材其排列在該電極陣列之中的各欄之上，該多層帶材包括一記憶材料層以及一頂部電極層其可經排列作為位線，該多層帶材具有各自的主要本體以及凸部，其中凸部的寬度小於該主要本體的寬度，在凸部之中的記憶材料沿著在該電極陣列的欄之中接觸在薄膜板的遠端上的接觸表面。
如在此所描述的記憶裝置的實施例之中的多層帶材上的多層帶材，以及凸部，是自對準於對應的薄膜板上的接觸表面，如以下所描述，多層帶材可以被形成為在底部電極的薄膜板上的絕緣填充材料中的自對準形態，由於自對準製程，凸部是位於並對稱於薄膜板的接觸表面的中心，再者，由於自對準，多層帶材的主要本體是位於並對稱於薄膜板的接觸表面的中心，在多層帶材中的頂部電極材料因此對記憶胞元提供自對準頂部電極。
製造如前所描述的記憶裝置的方法，在此提出，通常，薄膜板底部電極可以使用側壁製程而形成，選擇性地以修整後頂部表面以形成寬度小於使用於製造該裝置的製程的最小微影特徵尺寸的接觸面積，自對準形態可以使用來創造如前所描述的多層帶材，如此形態可以經由形成絕緣填充層中的犧牲材料的帶材而製作，其中帶材是自對準於接觸表面，並且然後在經由犧牲材料的帶材而種晶的製程中成長間隔物材料，導致從絕緣填充朝上以及從犧牲材料的帶材朝外延伸的實施例的構造，替代地，間隔物材料可以經由側壁間隔物製程而形成，絕緣填充被施加在間隔物材料上，並被平坦化以露出犧牲材料的上表面，間隔物材料可以被移除留下在絕緣材料中的自對準形態，其用以經由鑲嵌製程形成自對準多層帶材，自對準溝槽可以使用用來形成薄膜板底部電極的同樣蝕刻光罩而被創造，並且借此允許無需額外光罩的使用的經排列作為位線的多層帶材的形成，在其它實施例中，自對準形態可以使用蝕刻光罩本身作為犧牲材料而製作，隨著間隔物的成長或者形成以及如前所描述的填充。
本發明的其它面向與優點能夠基於對圖式、詳細描述與申請專利範圍的檢閱而瞭解，其如後。
在此所詳細描述的技術的實施例是參照第1-23圖而提供。
第1圖是使用可編程阻抗記憶胞元而實施的記憶胞元陣列100的一部份的示意圖，也是典型的習用積體電路記憶設計。陣列100包含平行的在第一方向上延伸並與位線解碼器141電性溝通的複數位線140a-140d，平行的在第二方向上延伸並與字線解碼器/驅動器131電性溝通的複數字線130a、130b、130c、130d，在第1圖的示意圖中，陣列100的每一記憶胞元(舉例：包括記憶元件125的一胞元)是耦接電性串聯的排列在介於一組位線140a-140d之中的一條位線以及一組源線120a-120d之中的一條源線之間的存取裝置(舉例：電晶體115)，該組位線140a-140d依序的耦接到位線解碼器141，該組源線120a-120d依序的耦接到源線終端電路160其在若干實施例中可能也包括一個解碼器，其它可被排列作為存取裝置的裝置包括，例如：雙極電晶體與二極體，在這種的記憶陣列中。
記憶胞元110是代表陣列100中的記憶胞元，包括在耦接存取裝置如：一場效應電晶體115的接觸上的底部電極，包括可編程阻抗記憶材料的記憶元件125其包含例如：相變材料，以及包括頂部電極，在此所描述的範例，可編程阻抗記憶材料與頂部電極是自對準於墊底薄膜板底部電極的多層帶材的構件，記憶胞元110以及電晶體115是通過源線120a-120d而電性地串聯排列在介於位線(舉例：140a)以及對應源線終端電路160之間，字線130b作為電晶體115的閘極終端，以及第一終端(作為電晶體115的源極或者汲極)是耦接到共同源線120b。
可編程阻抗材料可以是相變材料，在此案例中記憶胞元可稱作相變記憶胞元，對陣列100的相變記憶胞元110讀取或者寫入可經由施加適當電壓到對應的字線130b以及適當電壓或者電流到對應的位線(舉例：140a)以感生通過記憶元件125的電流而達成，所施加的電壓/電流的位準與延時是取決於所執行的操作，舉例：讀取操作或者寫入操作。
在相變記憶胞元110的重置(抹除)操作之中，施加到字線130b與位線140b的重置脈衝感生通過記憶元件125的電流以引起記憶元件125的作用區的過渡進入非晶相，借此設定相變材料為在與重置狀態關聯的阻抗值範圍之內的阻抗，重置脈衝是相對高能量脈衝，足夠提升至少記憶元件125之作用區之溫度高於相變材料的過渡(結晶)溫度且也高於熔化溫度以將至少作用區置於液體狀態，然後重置脈衝迅速地終止，導致相對迅速的驟冷時間當作用區迅速地冷卻到低於過渡溫度如此以至於作用區穩定在普通非晶相。
在相變記憶胞元110的設定(或者編程)操作之中，適合振幅與延時的編程脈衝被施加到字線130b與位線140b以感生通過記憶元件125的足夠提升記憶元件125之作用區之至少一部份之溫度高於過渡溫度並造成作用區之至少一部份從非晶相過渡進入結晶相之電流，此過渡降低記憶元件125之阻抗並設定記憶胞元110到期望狀態。
在儲存於記憶胞元110的資料値的讀取(或者感應)操作之中，適合振幅與延時的讀取脈衝被施加至對應字線130b與對應位線140b以感生通過記憶元件125的不導致記憶元件125經歷阻抗狀態改變之電流，通過記憶胞元110的電流是取決於記憶元件125的阻抗以及因此而儲存在記憶胞元內的資料値，儲存在記憶胞元110內的資料值可以，例如：經由位線140b上電流與由感應放大器(未示於圖中)所提供的適合參考電流之比較，而決定，替代地，儲存在記憶胞元110內之資料值可以，例如：使用源極側感應，而決定。
記憶胞元與陣列結構可使用完全自對準製程來製作，其減少陣列所需要的佈局面積，且不將記憶材料之作用區曝露於可能傷害裝置的表現的蝕刻化學成分，如在此所描述。
第2-5圖是經簡化的透視圖其繪示在以自對準頂部電極製造側壁與如在此所描述的薄膜板底部電極之製程中的階段。
在第2圖中，繪示包括使用，例如：側壁結構、以及正交於薄膜板151之寬度的蝕刻光罩152，所形成的電極材料的薄膜板151，在繪示中，薄膜板151包括垂直部份與水平部份，水平部份是位在垂直部份的的近端，覆蓋襯底底部接觸150，並與其電性接觸，絕緣填充或者其它未示於圖中的填充材料包圍薄膜板151，並在薄膜板151的遠端處提供平面表面供蝕刻光罩152形成於其上，蝕刻光罩152沿著圖中所示的Y軸延伸，橫越薄膜板151的厚度，並正交於薄膜板151之寬度(沿著X軸)。
在第3圖中，所繪示結構展示後續製程的結果，如：等向性蝕刻，其已經施加以修整蝕刻光罩152以形成較窄蝕刻光罩153，較窄蝕刻光罩153沿著X軸的寬度小於微影製程的最小特徵尺寸，或者其它圖案化製程，用於定義蝕刻光罩152。
在第4圖中，所繪示結構展示蝕刻製程的結果，如：非等向性蝕刻其依賴較窄蝕刻光罩153以從薄膜板151遠端朝向薄膜板151近端蝕刻，至少部份地，在若干實施例，蝕刻製程可以持續薄膜板的全部長度到近端，薄膜板151，由於使用較窄蝕刻光罩153蝕刻，具有包括第一段151A與第二段151B的形狀，第一段151A具有在近端處的第一寬度並朝向遠端延伸到介於近端與遠端之間的中間過渡位置155，第二段151B從第一段延伸到遠端其寬度窄縮到在頂部表面154處的第二寬度，在所繪示實施例中，在第一段151A與第二段151B之間的過渡是不連貫的以簡化繪示，然而，薄膜板寬度的較平緩的或者漸細的改變可以被實施。
在第5圖中，所繪示結構展示用於形成自對準於並接觸薄膜板151的記憶元件的製程的結果，所繪示結構包括多層帶材其包括記憶材料層157，其覆蓋有頂部電極材料層156，經排列作為位線，多層帶材(156、157)具有第一寬度的主要本體，以及沿著主要本體並比主要本體窄的凸部170，凸部170是自對準於薄膜板151上的接觸表面更多細節如下所描述，因此，位線沿著X軸延伸，正交於薄膜板151的大表面，其位於展示於繪示中的X-Z平面，由於這樣的定位。
第6圖是此結構在X-Z平面的橫斷視面圖，並繪示在多層帶材(156、157)中的凸部170，在這個範例之中，凸部是經由記憶材料層156填充，在其它範例之中，凸部可能也包括若干頂部電極材料，第6圖是橫越經由薄膜板151所形成底部電極的X-Z平面的橫斷視面圖，薄膜板151具有如第2-5圖中所展示的垂直部份與水平部份，繪示出介於薄膜板151的上與下部份的過渡位置155以供參考，如所繪示，多層帶材包括在所繪示結構中的凸部170，凸部170具有在上部份的近區其較佳地與，如：經由已經在單一沉積製程中形成的，多層帶材的主要本體的下凸部172整合或者接觸，凸部170具有在下部份的遠表面，其中在記憶材料層156中的記憶材料是與在薄膜板151上的接觸表面171接觸。
如所繪示，凸部的近端的寬度小於多層帶材的主要本體的寬度。
雖然未繪示於第6圖中，凸部延伸通過在絕緣填充材料層中的對應形態，對應的形態已經在陣列的其中一欄上自對準於對應薄膜板的接觸表面。
第7圖是此結構在X-Z平面的橫斷視面圖，替代地，第6圖的薄膜板151是由薄膜板161取代，其具有從其近端到遠端的在實質上均勻的寬度，由於蝕刻製程切割側壁結構的全深度以形成薄膜板161，經由檢閱如下所述的描述可以更詳細的瞭解此結構。
第8圖繪示第5圖所展示的結構，加上額外的存取裝置179以及字線178繪示記憶陣列的實施例其包括如在此所描述的薄膜板底部電極、帶有作為排列在X軸上的位線的自對準多層帶材以及控制存取裝置179沿著X軸的字線178，存取裝置179，如：場效應電晶體、雙極電晶體、二極體以及均等者，可以使用字線178啟動。
記憶元件的可編程阻抗材料的實施例包括相變基(phase-change-based)記憶材料，包括硫屬化物基(chalcogenide based)材料與其它材料，硫屬包括，形成週期表VIA族的一部份的，氧(O)、硫(S)、矽(S)與銻(Se)四元素中的任一，硫屬化物包含帶有更多陽性元素或者基的硫屬化合物，硫屬化物合金包含帶有其它材料如過渡材料的硫屬化物之組合，硫屬化物合金通常含有一或者更多來自元素週期表IVA族的元素，如：鍺(Ge)與錫(Sn)，往往，硫屬化物合金包括包括一或者更多的銻(Sb)、鎵(Ga)、銦(In)與銀(Ag)之組合，許多相變基記憶材料已經在技術文獻中描述，包括：Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、Ag/In/Sb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te與Te/Ge/Sb/S的合金，在Ge/Sb/Te合金的家族，大範圍的合金合成物是可行的，此合成物之特徵在於Tea Geb Sb100-(a+b) ，某研究者已經描述最有用的合金如具有在沈積材料中Te的平均濃度良好地低於70%者，典型地低於約60%以及通常在介於從低到如約23%升到約58%範圍之間的Te且最佳地約48%到58%的Te，Ge的濃度大於約5%以及平均在材料中介於從低約8%到約30%範圍之間，剩餘者通常低於50%，最佳地，Ge的濃度介於從約8%到約40%範圍之間，在此合成物中的剩餘主要組成元素為Sb，這些百分比是合計100%的組成元素的原子之原子百分比(Ovshinsky美國專利第5,687,112號第10-11欄)，由另一研究者所評估的特定合金包括Ge2 Sb2 Te5 、GeSb2 Te4 與GeSb4 Te7 (Noboru Yamada，“Potential of Ge-Sb-Te Phase-Change Optical Disks for High-Data-Rate Recording”，SPIE v.3109，第28-37頁(1997))，更通常地，過渡金屬例如：鉻(Cr)、鐵(Fe)、鎳(Ni)、鈮(Nb)、鉛(Pd)、鉑(Pt)與其混合物或者合金可與Ge/Sb/Te組合以形成具有可編程阻抗特質的相變合金，在Ovshinsky ‘112第10-13欄中提供了有用的記憶材料的具體範例，這些範例在此併入本案以供參考。
在若干實施例中係將硫屬化物與其它相變材料摻雜入“雜質”以使用摻雜後之硫屬化物來修改導電性、過渡溫度、融化溫度、與記憶元件的其它特質，用來摻雜硫屬化物的代表性雜質包括氮、矽、氧、氧化矽、氮化矽、銅、銀、金、鋁、氧化鋁、鉭、氧化鉭、氮化鉭、鈦與氧化鈦，參見，舉例：美國專利第6,800,504號與美國專利申請公開本第U.S.2005/0029502號。
相變合金可以經由電脈衝的施加而從某相態改變到另一相態，據觀察一較短、較高振幅脈衝傾向於改變相變材料到普通非晶態，一較長、較低振幅脈衝傾向於改變相變材料到普通結晶態，一較短、較高振幅脈衝的能量是高到足夠使結晶結構的鍵結被打斷且短到足夠預防原子重新排列進入結晶態，脈衝的適當剖面可被決定，無須過度實驗，具體地適應於一個特定相變合金，在以下揭露的章節，相變材料是指GST，且其將被理解為其它形態的相變材料也可以被使用，在此描述用於PCRAM的實施的材料為Ge2 Sb2 Te5 。
可使用在本發明的其它實施例的其它可編程阻抗記憶材料，包括使用不同晶相改變以決定阻抗的其它材料，或者使用電脈衝以改變阻抗狀態的其它記憶材料，範例包括使用在隨機存取記憶體(RRAM)的材料如：包含氧化鎢(WOX )、NiO、Nb2 O5 、CuO2 、Ta2 O5 、Al2 O3 、CoO、Fe2 O3 、HfO2 、TiO2 、SrTiO3 、SrZrO3 、(BaSr)TiO3 的金屬氧化物，額外範例包括使用在磁電阻式隨機存取記憶體(MRAM)的材料如：自旋矩轉移(STT)MRAM，例如：CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2 、MnOFe2 O3 、FeOFe2 O5 、NiOFe2 O3 、MgOFe2 、EuO與Y3 Fe5 O12 的至少其一，參見，例如：美國專利申請公開號2007/0176251，名稱“Magnetic Memory Device and Method of Fabricating the Same”，在此併入本案以供參考，額外範例包括用於可編程金屬化胞元(PMC)記憶體，或者奈米離子記憶體的固態電解質材料，如：銀摻雜鍺硫化物電解質與銅摻雜鍺硫化物電解質，參見，例如：N.E. Gilbert et al.，“A macro model of programmable metallization cell devices”，固態電子49(2005)1813-1819，在此併入本案以供參考。
一種形成硫屬材料的範例方法係在1 mTorr~100 mTorr的壓力使用併同Ar、N2 以及/或者He等的氣體源的PVD-濺鍍或者磁控濺鍍方法，沉積通常是在室溫下進行，具有1~5深寬比的準直儀可用來改進填充表現，為了改進填充表現，也可以使用數種幾十伏特至幾千伏特的DC偏壓，另一方面，可以使用DC偏壓與準直儀的組合。
一種使用化學氣相沉積CVD形成硫屬材料的範例方法如揭露在美國專利申請公開號2006/0172067，名稱“Chemical Vapor Deposition of Chalcogenide Material”之中者，在此併入本案以供參考。
選擇性地在真空或者在N2 環境中執行沉積後退火處理以改進硫屬材料的結晶態，退火溫度典型地介於100℃至400℃範圍之間並具有少於30分鐘的退火時間。
用於薄膜板底部電極，以及頂部電極的電極材料，可包含各種材料以及在多層結構中的材料組合，可選擇與所使用之可編程阻抗記憶材料，以及與所使用之金屬化製程相容之材料，在製造設備之中，與相變材料如硫屬化物一同使用的代表性材料可包含，例如：氮化鈦(TiN)或者氮化鉭(TaN)，替代地，電極可為鎢(W)、氮化鎢(WN)、氮化鋁鈦(TiAlN)或者氮化鋁鉭(TaAlN)，或者包含，進一步例如：選自由摻雜矽(Si)、矽(Si)、碳(C)、鍺(Ge)、鉻(Cr)、鈦(Ti)、鎢(W)、錳(Mo)、鋁(Al)、鉭(Ta)、銅(Cu)、鉑(Pt)、銥(Ir)、鑭(La)、鎳(Ni)、氮(N)、氧(O)與釕(Ru)及其組合所組成群組中之一或者更多元素。
第9-22圖繪示用於如在此所描述之記憶裝置的製造程序的階段。通常，製程包括形成包括多列與多欄的電極陣列，在電極陣列中的多個電極包含電極材料的多個薄膜板，多個薄膜板具有各自的近端其與對應的多個存取裝置電性溝通，以及各自的遠端其具有接觸表面，多個接觸表面具有各自的接觸面積，接觸表面的面積是由薄膜板在接觸表面處的厚度以及薄膜板在接觸表面處的寬度所決定，再者，在電極陣列的多個電極上形成自對準形態的陣列，在陣列的形態具有開口用於露出所對應的底部電極的薄膜板的接觸表面，再者，記憶材料元件是形成填充在自對準形態的陣列的形態中，記憶材料元件具有主要本體以及延伸到進入形態並接觸對應的電極的薄膜板的遠端的接觸表面的凸部，最後，形成接觸記憶材料元件的頂部電極，如：以包括有多個分段的位線的形態的作為頂部電極，這個製程的實施例可由第9-22圖而瞭解。
第9圖是Y-Z平面的橫斷視面圖，展示在積體電路基板內存取裝置-字線層201上的一欄接觸202-205，存取裝置-字線層201，包括水平以及垂直電晶體、場效應電晶體、雙極電晶體、二極體、以及其它切換元件，可以如前所述使用各種技術而製作，一欄接觸202-205是在絕緣填充層206中接觸陣列的一部份，接觸202-205的頂部表面(舉例：209)是露出在絕緣填充206的表面，如：經由在沉積填充於接觸結構後執行平坦化製程或者均等者，或者經由形成通過填充206的通孔以及以接觸插塞填充通孔，絕緣材料的複數帶材207、208是定義在接觸陣列上，帶材具有對準於在接觸陣列的對應欄中的接觸(舉例：202)上的側表面(舉例：210)，如此以至於所對應的接觸的表面的至少一部份是露出在帶材207、208之間。
第10圖繪示在第9圖的結構上沉積電極材料212的薄膜層之後的結構，第11圖展示非等向性地蝕刻電極材料212的薄膜層的結果，其導致側壁間隔物的構造其將被劃分以形成與接觸202、203、204、205接觸的電極材料的薄膜板213、214、215、216，第12圖繪示在施加絕緣填充220以及平坦化製程露出薄膜板213、214、215、216的頂部表面之後的結構。
第13圖是X-Y平面的平面視圖展示用以形成蝕刻光罩221的製程的結果，蝕刻光罩221包括沿著X軸延伸、正交於該欄接觸的蝕刻光罩材料，如：氮化矽或者矽材料，的複數帶材，第14圖，也是以X-Y平面的平面視圖，繪示執行分離側壁間隔物並露出襯底填充材料220、206的蝕刻製程之後的結構，分離的側壁間隔物形成電極材料(隱藏在蝕刻光罩221下方以及第14圖)的個別薄膜板213、214、215、216，適合作為底部電極。
第15圖是X-Y平面的平面視圖展示用於修整蝕刻光罩221以形成較窄蝕刻光罩221A的製程的結果，可以施加這個製程以創造接觸表面其寬度小於微影製程的最小特徵尺寸，或者用以定義蝕刻光罩221的其它圖案化製程，當較窄蝕刻光罩221A形成，露出薄膜板213、214的頂部表面的部份，和用以形成側壁結構的絕緣帶材207的殘餘部份207A一樣，施加製程以移除或者回蝕薄膜板213、214的頂部表面以形成，例如：如前述參照第2-4圖所討論的分段或者漸細薄膜板結構。
第16圖是X-Y平面的平面視圖展示犧牲材料的自對準帶材232a-232c的形成的製程的結果，犧牲材料覆蓋底部電極的對應欄的接觸表面(未示於圖式之中但實際上在帶材232a-232c下方)，一個用於完成這個的替代製程包括填充並平坦化第15圖的結構以及然後回蝕所露出的蝕刻光罩材料以在所有薄膜板上的接觸表面上的填充230內形成凹部(未示於平面視圖之中)，然後沉積犧牲材料，如：矽或者適合間隔物材料之晶種成長的其它材料或者作為用於側壁間隔物之構造的基礎特徵，在所導致的溝槽內，替代地，用於光罩221A的光罩材料可以是晶種材料，或者可以是如下所描述的間隔物材料，在此案例中可以省略移除以及重新填充步驟，在此之後，沿著一欄241a-241d、沿著其它欄以及諸如此類的接觸表面231a-231d的陣列，露出在絕緣填充230的頂部表面上對應的凹部內。
第17圖是第16圖的結構在X-Z平面上的橫斷面，該結構在凹部內且露出在絕緣填充230的頂部表面上的犧牲材料的帶材232a-232c，犧牲材料的帶材232a-232c可以包含如矽或者可以作為選擇性成長的晶種的其它材料，或者用作為側壁間隔物構造的本體，如以下所供應的步驟。
第18圖是由回蝕製程所導致的結構在X-Z平面上的橫斷面，回蝕製程降低填充230的表面230A以創造帶材232a-232c的凸部，其可促進材料的選擇性成長，或者提供用於間隔物的構造的側壁。
第19A圖是導致在晶種元件上間隔物材料，如矽，的選擇性成長以創造在填充230的表面230A上延伸的擴張的犧牲間隔物262a-262c的結構在X-Z平面上的橫斷面，犧牲間隔物262a-262c的寬度比用於晶種成長的犧牲材料的帶材的寬度更大。
第19B圖是導致在晶種元件上側壁間隔物製程以創造擴張的間隔物的結構在X-Z平面上的橫斷面，擴張的間隔物包括帶材232a-232c以及在填充230的表面230A上延伸的側壁間隔物(舉例：233、234)，擴張的間隔物(舉例：232b、233、234)的寬度比用作為側壁構造的基礎的犧牲材料的帶材的寬度更大，側壁間隔物233、234可以使用在跟隨於非等向性蝕刻之後的結構上的均勻厚度沉積而製作，以使側壁成為如同本領域已知者，適合用於間隔物233、234的材料包括，例如：矽、氧化矽、氮化矽或者可以以如下所描述者選擇性地移除的其它材料，此側壁製程導致包含帶材232a-232c以及它們的側壁(舉例：233、234)的犧牲間隔物的構造。
再者，如第20圖所展示，當第19A圖再次填充提升絕緣填充230的表面230B到接近於，或者共平面於，間隔物262a-262c的頂部的水準時的結構，然後，移除間隔物262a-262c以創造如第21圖所展示的自對準形態，在第21圖所展示的結構包括經由間隔物262a-262c的移除所創造的自對準形態272a-272c，在形態的底部，所對應的薄膜板電極的接觸表面273-275是沿著陣列中的某一欄而露出，可以同樣好地將第20圖以及第21圖之製程應用到第19B圖的結構，以包含帶材232a-232c以及它們各自的側壁(舉例：233、234)的犧牲間隔物來代替犧牲間隔物262a-262c。
第22圖繪示在填充230的表面上以及在自對準形態272a-272c上沉積記憶材料層之後的結構在Y-Z平面上的橫斷面，記憶材料層的沉積的結果，記憶材料層的凸部281a-281c延伸進入自對準形態，並沿著欄接觸所對應的薄膜板電極250-252的接觸表面，再者在記憶材料上沉積頂部電極材料層，回蝕記憶材料層以及頂部電極材料層以移除在形態外側的層，以及在回蝕之後，以包含排列在包括頂部電極層291a-291c的陣列上作為位線的多層帶材，凸部以及在本範例之中配置作為位線的多層帶材的主要本體兩者自對準於在襯底薄膜板底部電極上的接觸表面。
第23圖是包括記憶陣列2312的積體電路2310的簡化區塊圖，記憶陣列2312使用與對應位線平行的、如在此所描述的薄膜板電極自對準的記憶胞元而實施，記憶平面終端電路2370耦接陣列並對記憶平面終端電路2370提供共同電壓，具有讀取、設定以及重置模式的字線解碼器/驅動器2314耦接並與沿著記憶陣列2312中列排列的複數字線2316電通訊，位線(欄)解碼器2318與沿著記憶陣列2312中欄排列的複數位線2320電通訊以讀取、設定以及重置陣列2312中的相變記憶胞元(未示於圖中)，位址在匯流排2322上提供到字線解碼器與驅動器2314以及位線解碼器2318，區塊2324中的感應放大器與資料輸入結構，包括用於讀取、設定以及重置模式的電壓以及/或者電流源通過資料匯流排2326耦接位線解碼器2318，資料通過資料輸入線2328從積體電路2310上的輸入/輸出埠，或從積體電路2310的內部或外部的其它資料源，供應到區塊2324中的資料輸入結構，在積體電路2310上可包含其它電路2330，如：通用處理器或特殊目的應用電路，或者提供受陣列2312支援的單晶片系統功能性(system-on-a-chip functionality)的多個模組之組合，資料通過資料輸出線2332從區塊2324中的感應放大器供應至積體電路2310上的輸入/輸出埠或至積體電路2310的內部或外部的其它資料目的地。
在這個範例中，所實施的控制器2334，使用偏壓配置狀態機，控制偏壓配置供應電壓與電流源2336的應用，如：讀取、編程、抹除及抹除驗證以及編程驗證電壓以及/或者電流，控制器2334可以使用本領域所知的特殊目的邏輯電路來實施，在另一實施例中，控制器2334包含通用處理器，其可以在相同積體電路上實施以執行用以控制裝置的操作的電腦程式，又在其它實施例中，特殊目的邏輯電路與通用處理器的組合可用於控制器2334的實施。
雖然本發明經由參照以上所詳述之較佳實施例與範例而揭露，可瞭解這些範例意在說明而非限制之意，因此，熟悉本技藝人士可在不違背本發明之精神對上述實施例進行修改及變化，然皆不脫如附申請專利範圍所欲保護者。
100‧‧‧陣列
110‧‧‧記憶胞元
115‧‧‧場效應電晶體
125‧‧‧記憶元件
131‧‧‧字線解碼器/驅動器
141‧‧‧位線解碼器
160‧‧‧源線終端電路
120a、120b、120c、120d‧‧‧源線
130a、130b、130c、130d‧‧‧字線
140a、140b、140c、140d‧‧‧位線
150‧‧‧接觸
151‧‧‧薄膜板
151A‧‧‧第一段
151B‧‧‧第二段
152‧‧‧蝕刻光罩
153‧‧‧較窄蝕刻光罩
154‧‧‧頂部表面
155‧‧‧中間過渡位置
156‧‧‧頂部電極材料層
157‧‧‧記憶材料層
161‧‧‧薄膜板
170‧‧‧凸部
171‧‧‧接觸表面
172‧‧‧下凸部
178‧‧‧字線
179‧‧‧存取裝置
201‧‧‧存取裝置-字線層
202、203、204、205‧‧‧接觸
206‧‧‧填充
207、208‧‧‧帶材
207A‧‧‧殘餘部份
209‧‧‧頂部表面
210‧‧‧側表面
212‧‧‧電極材料
213、214、215、216‧‧‧薄膜板
220‧‧‧填充
221‧‧‧蝕刻光罩
221A‧‧‧較窄蝕刻光罩
230‧‧‧填充
230A、230B‧‧‧表面
233、234‧‧‧側壁
231a、231b、231c、231d‧‧‧接觸表面
241a、241b、241c、241d‧‧‧欄
203a、203b、203c‧‧‧接觸
232a、232b、232c‧‧‧帶材
250、251、252‧‧‧電極
262a、262b、262c‧‧‧間隔物
272a、272b、272c‧‧‧形態
273、274、275‧‧‧接觸表面
281a、281b、281c‧‧‧凸部
291a、291b、291c‧‧‧頂部電極
2310‧‧‧積體電路
2312‧‧‧記憶陣列
2314‧‧‧字線解碼器/驅動器
2316‧‧‧字線
2318‧‧‧位線(欄)解碼器
2320‧‧‧位線
2322‧‧‧匯流排
2324‧‧‧區塊
2326‧‧‧匯流排
2328‧‧‧資料輸入線
2330‧‧‧其它電路
2332‧‧‧資料輸出線
2334‧‧‧控制器
2370‧‧‧記憶平面終端電路
2336‧‧‧偏壓配置供應電壓與電流源
第1圖是使用先前技術之可編程阻抗記憶胞元而實施的記憶胞元陣列的一部份的示意圖。
第2-7圖繪示用以形成記憶胞元，且各個記憶胞元，如在此所描述的，具有頂部與底部電極，以及記憶元件的製程的階段。
第8圖是記憶胞元以及存取裝置的簡化圖式。
第9-22圖繪示用於如在此所描述的記憶裝置的代表性製造程序的階段。
第23圖是包括記憶陣列的積體電路的簡化區塊圖，記憶陣列使用包括自對準於位線並平行於如在此所描述的底部電極的記憶胞元而實施。
150‧‧‧接觸
151‧‧‧薄膜板
156‧‧‧頂部電極材料層
157‧‧‧記憶材料層
170‧‧‧凸部

Claims (17)

  1. 一種記憶裝置，包含：
    一電極陣列包括列與欄的，在該電極陣列中的至少部份的電極包含電極材料的薄膜板，該薄膜板具有各自的近端與遠端，該近端與該遠端具有接觸表面其具有各自的接觸面積，如此以至於該接觸表面的該接觸面積是經由在該接觸表面處的該薄膜板的厚度以及在該接觸表面處的該薄膜板的一寬度而決定；以及
    複數多層帶材排列在該電極陣列的各欄上，該等多層帶材之中的一多層帶材包括一記憶材料層以及一頂部電極材料層，並具有一主要本體以及一凸部，該凸部的寬度小於該主要本體的寬度，在該凸部中的記憶材料接觸在該電極陣列的該對應欄中的電極的薄膜板的該遠端上的接觸表面。
  2. 如申請專利範圍第1項所述之記憶裝置，其中在該等多層帶材中的該多層帶材是排列作為位線。
  3. 如申請專利範圍第1項所述之記憶裝置，其中該凸部是自對準於在該欄中的該對應薄膜板的該接觸表面。
  4. 如申請專利範圍第1項所述之記憶裝置，其中該凸部延伸通過一通過絕緣材料的對應形態，該對應形態是對準於在該欄中的該薄膜板的該接觸表面。
  5. 如申請專利範圍第1項所述之記憶裝置，其中該薄膜板具有包括一第一段以及一第二段的一形狀，該第一段具有在該近端處的一第一寬度並朝向該遠端延伸到介於該近端與該遠端的一中間位置，該第二段從該第一段延伸到該遠端在此其中該第二段的寬度窄縮到在該接觸表面處的一第二寬度。
  6. 如申請專利範圍第1項所述之記憶裝置，包括與該薄膜板的該近端電性溝通的一存取裝置的陣列。
  7. 一種用於製造一記憶裝置的方法，包含：
    在包括一存取裝置的陣列的一基板上形成包括列與欄的一電極陣列，在該電極陣列中的至少部份的電極包含電極材料的薄膜板，該薄膜板各自具有各近端與對應存取裝置電性溝通的長度，以及具有帶有各自接觸面積的接觸表面的近端，如此以至於接觸表面的面積是經由在該接觸表面處的該薄膜板的一厚度以及在該接觸表面處的該薄膜板的寬度而決定；
    在該電極陣列之中的對應欄上形成複數自對準形態，其中對應在該電極陣列之中的欄的形態包括露出在對應欄之中的電極的薄膜板的接觸表面的溝槽；
    在該等自對準形態的該形態之中形成一記憶材料層，延伸進入形態並接觸在該對應欄之中的該電極的該薄膜板的該接觸表面；以及
    在該形態之中形成與該記憶材料層接觸的一頂部電極層。
  8. 如申請專利範圍第7項所述之方法，其中具有該記憶材料層以及該頂部電極層的形態經排列作為位線。
  9. 如申請專利範圍第7項所述之方法，其中形成自對準形態的該陣列包括
    在一絕緣填充層之中形成一犧牲材料的帶材，該帶材自對準於在對應欄之中的該電極的該接觸表面；
    在該犧牲材料上形成間隔物材料的本體並在該絕緣填充上延伸；
    施加一絕緣填充材料留下在間隔物材料的該本體上的露出表面；以及
    移除間隔物材料的該本體與該犧牲材料以在該薄膜板上創造自對準形態。
  10. 如申請專利範圍第9項所述之方法，包括使用犧牲材料的該帶材作為在該電極陣列的構造之中的一蝕刻光罩，以及因此施加一絕緣填充以形成在該絕緣填充之中的犧牲材料的該帶材。
  11. 如申請專利範圍第9項所述之方法，其中形成犧牲材料的該帶材包括
    形成與該薄膜板的該接觸表面自對準的溝槽；以及
    沉積該犧牲材料在該溝槽內。
  12. 如申請專利範圍第11項所述之方法，其中形成與該薄膜板的該接觸表面自對準的溝槽包括使用一蝕刻光罩用於定義薄膜板電極的欄，且在使用該蝕刻光罩之後，填充以一絕緣填充並平坦化該絕緣填充以露出該蝕刻光罩；以及然後移除該蝕刻光罩以形成在該絕緣填充中的該溝槽。
  13. 如申請專利範圍第9項所述之方法，其中該形成間隔物的本體包括使用犧牲材料的該帶材作為一晶種材料，並施加用於在該晶種材料上的該間隔物材料的選擇性成長的製程。
  14. 如申請專利範圍第9項所述之方法，其中該形成間隔物的本體包括使用犧牲材料的該帶材作為用於側壁構造的基礎特徵，並在該帶材上形成側壁。
  15. 一種用於製造一記憶裝置的方法，該方法包含：
    形成耦接到對應存取裝置的一接觸陣列；
    定義絕緣材料的複數帶材，該等帶材具有對準在該接觸陣列的對應欄之中的接觸上的側表面；
    形成在該等帶材的該側表面的側壁，該側壁包含電極材料以及在該接觸陣列的該對應欄之中的該接觸；
    在側壁之間填充一絕緣材料，以及平坦化該絕緣材料以露出該側壁的頂部表面；
    施加在該接觸陣列之中沿著欄定義直線的一蝕刻光罩，並蝕刻該側壁以形成分隔該電極材料的薄膜板；
    施加一絕緣填充材料並平坦化該絕緣填充材料留下在該蝕刻光罩上的露出表面；
    從該露出表面移除該蝕刻光罩以形成所導致的露出該分隔薄膜板的頂部表面的自對準溝槽，並在該自對準溝槽內沉積一犧牲材料；
    在該自對準溝槽內的該犧牲材料上形成間隔物材料的本體，該間隔物材料在該絕緣填充材料上延伸並且其寬度擴張到比該自對準溝槽的寬度更大；
    施加一絕緣填充材料並平坦化該絕緣填充材料留下該間隔物材料的露出表面；
    移除該間隔物材料與該犧牲材料以在該薄膜板上的該絕緣填充材料之中創造自對準形態；
    在該自對準形態之中沉積記憶材料；以及
    在該自對準形態之中沉積頂部電極材料。
  16. 如申請專利範圍第15項所述之方法，其中該蝕刻該側壁以形成分隔薄膜板包括在該側壁上形成一蝕刻光罩，該蝕刻光罩包括正交於該欄的複數帶材，以及第一蝕刻該側壁以將該側壁劃分為接觸在該欄之中的對應接觸的個別平板，然後修整該蝕刻光罩與至少某程度上地蝕刻該個別平板到該對應接觸以形成複數分隔薄膜板。
  17. 如申請專利範圍第16項所述之方法，其中在該等分隔薄膜板之中的一薄膜板具有一進端其接觸該對應接觸，以及一遠端其接觸該記憶材料層，並具有包括一第一段與一第二段的一形狀，該第一段具有在該近端處的一第一寬度，並朝向該遠端延伸到介於該近端與該遠端之間的一中間位置，該第二段從該第一段延伸到該遠端其寬度窄縮到在該接觸表面處的一第二寬度。
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