TWI409944B - 相變記憶單元結構 - Google Patents

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Description

相變記憶單元結構 【相關申請案】
本申請案主張2009年7月15日申請之美國臨時申請案第61/271,010號之權益。
本發明是有關於包括相變記憶體材料的記憶體裝置，其包括硫屬化合物之材料(chalogenide based materials)與其他可程式化電阻材料(programmable resistance material)，以及有關於記憶體裝置的操作方法。
相變記憶體材料，如硫屬化合物之材料及類似材料，藉由施加適於積體電路操作之位準的電流，可使其在非晶狀態與結晶狀態之間進行相變。相較於大體結晶狀態(generally crystalline state)，大體非晶狀態(generally amorphous state)的特性是具有較高的電阻率，由於兩者之間的電阻率不同，因此易於感測以顯示資料。此特性引起關注，因此有人使用可程式化電阻材料來形成可隨機存取以進行讀取及寫入的非揮發性記憶體電路。
從非晶改變為結晶(本文中被稱為設定)通常為較低電流操作，也就是電流將相變材料加熱到高於轉變溫度，可使主動區從非晶相轉變至結晶相。而從結晶改變為非晶(本文中被稱為重設)，通常為較高電流操作，其包括一短高電流密度脈衝，以熔化或崩解(breakdown)結晶結構，其後相變材料快速地冷卻，以停止(quench)相變過程，使相變材料之主動區的至少一部分穩定於非晶相。可應用技術將主動區變小，以減少發生相變所需之電流量。
減少相變材料元件之尺寸及/或與相變材料元件接觸之電極的尺寸可減少所需電流的量值，使得絕對電流值小的電流能在主動區中具有較高的電流密度。
一種控制主動區尺寸的方法是設計非常小之電極來將電流傳遞至相變材料之主體。此小電極結構將電流集中於接觸窗之位置處的小區域(像蘑菇之頭部)中。參見Wicker於2002年8月6日公告之題為“Reduced Contact Areas of Sidewall Conductor”的美國專利第6,429,064號；Gilgen於2002年10月8日公告之題為“Method for Fabricating a Small Area of Contact Between Electrodes”的美國專利第6,462,353號；Lowrey於2002年12月31日公告之題為“Three-Dimensional(3D)Programmable Device”的美國專利第6,501,111號；Harshfield於2003年7月1日公告之題為“Memory Elements and Methods for Making Same”的美國專利第6,563,156號。
控制主動區尺寸的另一種方法包括將電極間隔開，以使得在電極之間流動之電流藉由相變材料之薄層的厚度而集中。參見Czubatyj等人之標題為“Memory Device and Method of Making Same”的美國專利申請公開案第US 2007/0048945號。亦參見由本申請案之受讓人共有的以下申請案以及專利：Lung於2007年9月28日申請之題為“Memory Cell Having A Side Electrode Contact”的美國專利申請案第11/864,273號；Lung於2008年12月9日公告之題為“Memory Element with Reduced-Current Phase Change Element”的美國專利第7,463,512號；Lung於2008年8月7日申請之題為“Memory Cell Device with Coplanar Electrode Surface and Method”的美國申請案第12/023,978號。
習知的相變記憶體單元結構所存在的問題在於與相變材料接觸之電極的散熱效應(heat hink effect)。由於相變是經由加熱而發生的，所以電極的導熱性將會帶走主動區的熱，以致必須以較高電流來產生所需的相變。
較高的電流位準可能會導致記憶體單元有電性與機械可靠度的問題。這些問題包括在操作期間，熱膨脹以及材料密度改變所引起之機械應力而在相變材料/電極介面處形成空隙。
另外，較高的電流位準亦可能導致一些問題，如局部加熱足以引起電極以及相變材料之擴散/反應，及/或造成主動區內之相變材料的組成改變，導致記憶體單元的電阻切換效能衰退且可能造成故障。
因此，目前已有各種技術用於熱隔離主動區，以將發生相變所需之電阻加熱(resistive heating)限制於主動區。
改良熱隔離的方法包括在相變材料周圍設置間隙或空隙。見Chen於2004年11月9日公告之題為“Phase Change Memory Device Employing Thermally Insulating Voids”的美國專利第6,815,704號。
另外，亦有人提出使用熱絕緣材料來改良，以將熱限制於主動區之方法。請參見(例如)Chen於2007年11月14日申請之題為“Phase Change Memory Cell Including Thermal Protect Bottom Electrode and Manufacturing Methods”的美國專利申請案第11/940164號。
改良熱隔離之另一種方法包括以隔開主動區與電極之方式來形成相變材料以及電極。請參見由本申請案之受讓人共有的以下申請案：Chen等人於2006年9月7日申請之題為“I-Shaped Phase Change Memory Cell”的美國專利申請案第11/348,848號；Lung等人於2007年12月7日申請之題為“Phase Change Memory Cell Having Interface Structures with Essentially Equal thermal Impedances and Manufacturing Methods”的美國專利申請案第11/952646號；Chen於2005年2月5日申請之題為“Heating Center PCRAM Structure and Methods for Making”的美國申請案第12/026342號。
因此，目前需要一種僅需小量電流就能使主動區發生相變的相變記憶體單元結構，並提供用於製造此元件的方法。
本文描述具有小操作電流的相變記憶體單元。本文描述的記憶體單元可以減少由記憶體元件的主動區所帶走的熱量，且有效地增加每單位電流值在主動區中所產生的熱量，因此減少發生相變所需的電流量。
本文所述的記憶體裝置包括導電接觸窗、記憶體元件以及絕緣元件。記憶體元件包括位於導電接觸窗上的可程式化電阻記憶體材料。絕緣元件包括管狀部分，管狀部分由導電接觸窗延伸至記憶體元件，且管狀部分具有近端、遠端以及定義出內部的內表面，其中近端與導電接觸窗相鄰。
記憶體裝置更包括下電極，下電極接觸導電接觸窗，且在內部中由近端向上延伸至遠端。下電極具有上表面，上表面以第一接觸表面接觸與遠端相鄰的記憶體元件。記憶體裝置更包括上電極，記憶體元件使上電極與管狀部分的遠端分離，且上電極以第二接觸表面接觸記憶體元件。第二接觸表面的表面積大於第一接觸表面的表面積。
在相變記憶體元件中，主動區是相變材料可在至少兩個固相(solid phase)之間改變的區域。在所述的結構中，可以形成尺寸極小的主動區，因此減少發生相變所需的電流量值。在一實施例中，下電極的寬度小於上電極與記憶體元件的寬度。下電極的寬度較佳是小於形成記憶體單元的製程的最小特徵尺寸，此製程通常是微影製程。下電極的小寬度與小接觸表面將電流集中於主動區，因而減少在主動區中發生相變所需的電流量值，其中主動區與下電極的上表面相鄰。
此外，在一些實施例中，下電極具有高電阻，因此下電極可以作為加熱器，使給定的電流在主動區中產生比原本大的溫度變化，因此改善主動區的相變效率。
再者，下電極的小寬度使下電極為高熱阻路徑(thermal resistance path)，因此限制經由下電極而由記憶體元件的主動區所帶走的熱流總量。
由於記憶體元件包圍管狀部分的外表面，因此主動區位在記憶體元件的記憶體材料的體積內，且隔開主動區與導電接觸窗及上電極。因此，記憶體元件的其餘部分可以對主動區提供熱隔離，使主動區與基部及上電極熱隔離，如此一來減少發生相變所需的電流量。在一實施例中，在最大熱傳導狀態時，記憶體元件的記憶體材料的熱傳導係數(thermal conductivity，k)可以小於絕緣元件的介電材料的熱傳導係數。
此外，當主動區位在記憶體材料的體積內時，可以避免主動區發生蝕刻破壞等問題。
在一些實施例中，本文所述的記憶體單元包括兩個或多個下電極以及對應的兩個或多個管狀部分。
在另一實施例中，下電極為環狀且具有定義出內部的內表面，其中內部包含電性絕緣填充材料。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
將參照圖1至圖16，以詳述本發明之實施例。
圖1為先前技術之“蘑菇型”記憶體單元100的剖面示意圖。“蘑菇型”記憶體單元100包括下電極120、相變記憶體元件130以及上電極140。下電極120延伸通過介電層110。相變記憶體元件130包括位在下電極120上方的相變材料層。上電極140位在相變記憶體元件130上方。介電層160包圍相變記憶體元件130。如在圖1中可見，下電極120的寬度125小於上電極140以及相變記憶體元件130之寬度145。
在進行操作時，在上電極140以及下電極120施加電壓，使電流從上電極140流向下電極120而通過相變記憶體元件130，或使電流從下電極120流向上電極140而通過相變記憶體元件130。
在相變記憶體元件130中，主動區150是相變材料可在至少兩個固相之間改變的區域。由於寬度125與寬度145之間具有差異，因此，在進行操作時，電流密度會集中於相變記憶體元件130中與下電極120相鄰的區域，使得主動區150具有如圖1所示的“蘑菇”形狀。
由於主動區150的相變是因為熱而發生，而下電極120與介電層110之間的熱傳導會帶走主動區的熱，且產生顯著量的熱損失(heat loss)。如此，大量的熱損失會導致必須提供較高的電流才能使主動區150產生想要的變化。
圖2為先前技術之“柱型”記憶體單元200的剖面示意圖。記憶體單元200包括下電極220、柱狀相變記憶體元件230以及上電極240。下電極220位於介電層210中。柱狀相變記憶體元件230位在下電極220上方。上電極240位在柱狀相變記憶體元件230上方。介電層260包圍柱狀相變記憶體元件230。如在圖2中可見，上電極240與下電極220具有相同寬度275，且上電極240與下電極220的寬度275等於柱狀相變記憶體元件230的寬度。因此，可以隔開主動區250與上電極240及下電極220，以減少上電極240與下電極220所致的散熱效應。然而，由於主動區250與介電層260鄰近，因此相變記憶體元件230的側壁232與介電層260之間仍有熱損失存在。
此外，柱狀相變記憶體元件230的形成方法可能是先在下電極220與介電層210上沉積相變材料層，且接著將相變材料層蝕刻成柱狀，以形成柱狀相變記憶體元件230。然而，在記憶體裝置的製造過程中，可能會對柱狀相變記憶體元件230的側壁232造成蝕刻破壞，以及柱狀相變記憶體元件230與下電極220之間可能有對準限度(alignment tolerance)的問題。
圖3A為記憶體單元300的第一實施例的剖面示意圖，其解決了上述的散熱問題且因此僅需小操作電流。
記憶體單元300包括導電接觸窗305與可程式化電阻記憶體元件330，可程式化電阻記憶體元件330位於導電接觸窗305上。導電接觸窗305使記憶體單元300與下方的存取電路(未繪示，諸如電晶體或二極體)連接。在本實施例中，導電接觸窗305包括諸如鎢的耐火金屬。其他可用的金屬包括鈦(Ti)、鉬(Mo)、鋁(Al)、鉭(Ta)、銅(Cu)、鉑(Pt)、銥(Ir)、鑭(La)、鎳(Ni)以及釕(Ru)。當然，也可以使用其他接觸窗結構與材料。舉例來說，導電接觸窗305可以是矽化金屬或包括經摻雜的半導體材料，其中經摻雜的半導體材料為存取電晶體的汲極或源極或二極體的端處。
記憶體元件330包括可程式化電阻記憶體材料，且可能包括鋅(Zn)、Tl(鉈)、Ge(鍺)、銻(Sb)、碲(Te)、硒(Se)、銦(In)、鈦(Ti)、鎵(Ga)、鉍(Bi)、錫(Sn)、銅(Cu)、鈀(Pd)、鉛(Pb)、銀(Ag)、硫(S)、矽(Si)、氧(O)、磷(P)、砷(As)、氮(N)以及金(Au)之族群的一種或多種材料。
記憶體單元300亦包括絕緣元件350，絕緣元件350包括管狀部分352，管狀部分352由導電接觸窗305延伸至記憶體元件330。管狀部分352具有近端356與遠端351，其中近端356與導電接觸窗305相鄰。管狀部分352具有定義出內部的內表面355，且在本實施例中，管狀部分352的內部在近端356處與遠端351處具有實質上相同的寬度。在本文中，"實質上"是為了涵蓋在製程限度內可能產生的差異。
絕緣元件350更具有基部354，基部354位在管狀部分352的近端356處。基部354位在導電接觸窗305的上表面上，以使導電接觸窗305與記憶體元件330分離。
絕緣元件350包括介電材料，且本實施例之絕緣元件350包括氧化矽(SiO2 )。可選地，絕緣元件350可以包括其他介電材料，諸如氮化矽(SiN)或氧化鋁(Al2 O3 )。
下電極320接觸導電接觸窗305，且在管狀部分352的內部中由近端356向上延伸至遠端351。下電極320具有外表面327，其中管狀部分352的內表面355包圍外表面327。下電極320亦具有上表面325，上表面325以第一接觸表面333接觸記憶體元件330中與遠端351相鄰的記憶體材料。
下電極320可以包括氮化鈦(TiN)或氮化鉭(TaN)。在一實施例中，當記憶體元件330包括GST(請參照後文中描述)時，由於氮化鈦與GST之間具有良好的接觸，因此下電極320較佳是氮化鈦，其中氮化鈦是半導體製程中常使用的材料，其在較高溫度下提供良好的擴散阻障能力，其中所謂較高溫度也就是GST發生相變的溫度，通常是在600-700C的範圍內。可選地，下電極320可以是鎢(W)、氮化鎢(WN)、氮化鋁鈦(TiAlN)或氮化鋁鉭(TaAlN)，或在一實施例中，下電極320包括選自由摻雜矽(doped Si)、矽(Si)、鍺(Ge)、碳(C)、鎵(Ga)、鉻(Cr)、鈦(Ti)、鎢(W)、鉬(Mo)、鋁(Al)、鉭(Ta)、銅(Cu)、鉑(Pt)、銥(Ir)、鑭(La)、鎳(Ni)、氮(N)、氧(O)以及釕(Ru)以及上述之組合所組成之族群中的一種或多種元素。
在一些實施例中，下電極320包括加熱材料，加熱材料的電阻率大於導電接觸窗305之材料的電阻率。下電極320亦可包括電阻率較大的材料，其中電阻率較大的材料是指其電阻率大於記憶體元件330的材料在最高電阻狀態下的電阻率。
在一實施例中，下電極320包括具有第一導電型態的摻雜半導體材料，以及導電接觸窗305包括具有第二導電型態的摻雜半導體材料，其中第二導電型態與第一導電型態相反，因而在兩者之間形成p-n接面，p-n接面作為二極體儲存記憶體裝置或電晶體儲存記憶體裝置的一部分。
下電極320的上表面325與管狀部分352的上表面在遠端351處實質上為共平面。在本文中，"實質上共平面"是為了涵蓋在製程限度(也就是形成下電極320與絕緣元件350的製程與後續製程)內可能產生的差異，也就是上表面325與遠端351的平整度可能不完全相同。
如圖3B所示的上視圖，在所述的實施例中，下電極320與管狀部分352中的每一者具有環狀剖面。然而，在一實施例中，根據用來形成柱狀部分320(未圖示)與側壁絕緣元件350的製造技術，下電極320與側壁絕緣元件350的剖面也可以是圓形、橢圓形、方形、矩形或部分為不規則形。
請參照圖3A的剖面圖，記憶體元件330接觸下電極320的上表面325，使下電極320電性耦合至上電極340。記憶體元件330亦在管狀部分352的上表面下方延伸，以接觸管狀部分352的外表面。因此，記憶體元件330包圍絕緣元件350與下電極320。
記憶體單元300亦包括上電極340，其中記憶體元件330的記憶體材料使上電極340與管狀部分352的遠端351分離。上電極340以第二接觸表面342接觸記憶體元件330。第二接觸表面342的表面積大於第一接觸表面333的表面積。如上文中對下電極320之材料的描述，上電極340亦可包括所述的一種或多種材料，且在一些實施例中，上電極340可以包括多層。舉例來說，下電極320可以包括第一材料與第二材料，第一材料接觸記憶體元件330且根據與記憶體元件之材料的相容性(compatibility)來選擇，第二材料位在第一材料上且根據諸如低電阻率等其他優點來選擇。在一些實施例中，上電極340可以包括部分位元線。
在操作中，在上電極340以及下電極320施加電壓，使電流從上電極340流向下電極320而通過接觸表面333、342與記憶體元件330，或從下電極320流向上電極340。
在記憶體元件330中，主動區335是記憶體材料可在至少兩個固相之間改變的區域。如預期中，可以在所說明的結構中使主動區335為極小的區域，如此可減少發生相變所需的電流量值。下電極320的寬度326小於上電極340的寬度344，因此第二接觸表面342的表面積大於第一接觸表面333的表面積。寬度326較佳是小於形成記憶體單元300的製程的最小特徵尺寸，此製程通常是微影製程。在與下電極320的上表面325相鄰的主動區335中，小寬度326與小接觸表面333能減少在主動區335發生相變所需的電流量值。
此外，在一些實施例中，下電極320具有高電阻，因此下電極320可以作為加熱器，使給定的電流在主動區335中產生比原本大的溫度變化，因此改善主動區335的相變效率。
再者，下電極320的小寬度326使下電極320為高熱阻路徑，因此限制經由下電極320而由記憶體元件330的主動區335所帶走的熱流總量。
由於記憶體元件330包圍管狀部分325的外表面，因此主動區335位在記憶體元件330的記憶體材料的體積內，且隔開主動區335與導電接觸窗305及上電極340。因此，記憶體元件330的其餘部分可以對主動區335提供熱隔離，使主動區335與導電接觸窗305及上電極340熱隔離，如此一來減少發生相變所需的電流量。在一實施例中，在最大熱傳導狀態時，記憶體元件330的記憶體材料的熱傳導係數(k)可以小於絕緣元件350的介電材料的熱傳導係數。
此外，當主動區335位在記憶體材料的體積內時，可以避免主動區335發生如上述的蝕刻破壞等問題。
圖3C為表示一些常用的材料的典型熱特性以及GST記憶體材料的熱特性的表。由圖3C可知，GST具有極佳的熱特性，包括具有小的熱傳導係數與比熱。因此，在一實施例中，藉由使主動區335位在記憶體材料的體積內，記憶體元件330相較於介電材料可以對主動區335提供較佳的熱隔離，因此減少發生相變所需的電流量。
絕緣元件350的管狀部分352亦可以對主動區335提供熱隔離。此外，在一實施例中，可以使用薄膜沉積技術將絕緣元件350形成於下電極320的外表面上，因此絕緣元件350的厚度353可以非常小。此絕緣元件350可限制由主動區335發散的熱流，因而有助於將熱流集中在記憶體元件330的材料中。
圖4為記憶體單元400的第二實施例的剖面示意圖。記憶體單元400包括兩個下電極320a、320b以及兩個對應的管狀部分352a、352b。在其他實施例中，下電極與對應的管狀元件的數目也可以是兩個以上。
在圖4中，記憶體元件330接觸下電極320a、320b的上表面325a、325b，以將導電接觸窗305電耦接至上電極340。在操作中，在上電極340以及導電接觸窗305施加電壓，使電流從上電極340流向導電接觸窗305而通過下電極320a、320b的上表面325a、325b與記憶體元件330，或從導電接觸窗305流向上電極340。
在記憶體元件330中，主動區335a、335b是記憶體材料可在至少兩個固相之間改變的區域。如預期中，可以在所說明的結構中使主動區335a、335b為極小的區域，如此可減少發生相變所需的電流量值。小寬度326a、326b將電流集中於主動區335a、335b，其中主動區335a、335b與下電極320a、320b的上表面325a、325b相鄰，因而減少在主動區335a、335b中發生相變所需的電流量值。
此外，在一些實施例中，下電極320a、320b具有高電阻，因此下電極320a、320b可以作為加熱器，使給定的電流在主動區335a、335b中產生比原本大的溫度變化，因此改善主動區335a、335b的相變效率。
再者，下電極320a、320b的小寬度326a、326b使下電極320a、320b為高熱阻路徑，因此限制由記憶體元件330的主動區335a、335b至導電接觸窗305所帶走的熱流總量。
由於記憶體元件330包圍管狀部分352a、352b的外表面，且上電極340與管狀部分352a、352b的遠端間隔開，因此主動區335a、335b位在記憶體元件330的記憶體材料的體積內，因此使導電接觸窗305與上電極340間隔開。因此，記憶體元件330的其餘部分可以對主動區335a、335b提供熱隔離，使主動區335a、335b與導電接觸窗305及上電極340熱隔離，如此一來減少發生相變所需的電流量。此外，當主動區335a、335b位在記憶體材料的體積內時，可以避免主動區335a、335b發生蝕刻破壞等問題。
藉由使主動區335a、335b位在記憶體材料的體積內，記憶體元件330相較於介電材料可以對主動區335a、335b提供較佳的熱隔離，因此減少發生相變所需的電流量。
絕緣元件350的管狀部分352a、352b亦可以對主動區335a、335b提供熱隔離。此外，在一實施例中，可以使用薄膜沉積技術將絕緣元件350形成於下電極320a、320b的外表面上，因此絕緣元件350的厚度可以非常小。此絕緣元件350可限制由主動區335a、335b發散的熱流，因而有助於將熱流集中在記憶體元件330的材料中。
圖5A與圖5B分別為記憶體單元500的第三實施例的剖面示意圖與上視示意圖。記憶體單元500包括環狀下電極520，下電極520具有定義出內部的內表面526，其中內部包含填充材料580。如圖5A與圖5B所示，在本實施例中，填充材料580由導電接觸窗305的上表面延伸至下電極520的環狀上表面525。如圖5C所示，在另一實施例中，下電極520可以包括實心部分590與環狀部分592，其中實心部分590位於導電接觸窗305附近以及環狀部分592位於上表面525附近，以及環狀部分592定義出包含填充材料580的內部。
環狀下電極520可以包括碳奈米管。在本實施例中，填充材料580為電性絕緣材料，以及填充材料580可能包括熱傳導係數小於環狀下電極520的材料。可選地，填充材料580可以包括導電材料，此導電材料的導電率例如是與下電極520的導電率不同。
如圖5B所示的上視圖，在本實施例中，下電極520的內表面526與外表面527定義出下電極520的環形剖面。在一實施例中，根據用來形成下電極520的製造技術，下電極520的剖面可以是圓形、橢圓形、方形、矩形或部分為不規則形。因此，本文所述之"環狀"上表面525也未必是圓形，而可以是下電極520的形狀。
請參照圖5A，下電極520的內表面526與外表面527之間具有小寬度528，使得下電極520以小環狀上表面525接觸記憶體元件330。小的環狀下電極520將電流密度集中於記憶體元件330的一部分，所述記憶體元件330的一部分為與上表面525相鄰的部分，因而減少發生相變所需的電流量值。下電極520的小寬度528亦增加下電極520的熱電阻，因此限制經由記憶體元件330的主動區535至導電接觸窗305所帶走的熱流總量。
圖6至圖14為圖3A與圖3B中的記憶體單元300的製造方法的步驟流程圖。
圖6為第一步驟，於導電接觸窗305上形成導電接觸窗305與形成下電極320。
圖7A至圖7B為圖6之下電極320的製造步驟的第一實施例，其包括使用奈米線成長技術(nano-wire growth technique)。
圖7A說明第一步驟，也就是於導電接觸窗305上形成催化劑(catalyst)700。催化劑700包括一材料，所述材料有利於在導電接觸窗305上成長奈米線下電極320。舉例來說，催化劑700可以包括有利於形成下電極320的材料，諸如矽、鍺或碳。當成長包括矽的奈米線下電極320時，所沉積的催化劑700的材料可以包括金、鎳、鈦、鐵、鈷、鎵以及上述金屬的各自合金。催化劑700可以藉由諸如物理氣相沉積技術或化學氣相沉積技術來沉積。
圖7B說明在催化劑700所在位置成長下電極320。所述成長可以包括使催化劑700暴露於受控的溫度、壓力以及氣體中，其中所述氣體包含用以成長奈米線下電極320的材料。在成長多個下電極320的實施例中，可以在導電接觸窗上的多處形成催化劑，而下電極320成長在那些位置中的每一個位置。
形成催化劑700與成長下電極320的例示性方法揭露於美國專利第6,831,017號與第6,720,240號以及美國專利公開案第2003/0189202號，其中每一者皆以全文引用之方式併入本文中。
在其他實施例中，可以使用無催化劑的奈米線成長技術(catalyst-free nano wire growth technique)來形成下電極320。在不使用催化劑的情況下成長下電極320的例示性方法包括執行無催化劑的有機金屬氣相磊晶(MOVPE)技術，此技術揭露於Hersee等人發表於2009年1月1日出版的第45冊第1卷的電機電子學會期刊(IEEE Electronic Letters)，標題為"GaN nanowire light emitting diodes based on templated and scalable nanowire growth"，其以全文引用之方式併入本文中。
圖8A至圖8B為圖6之下電極320的製造步驟的第二實施例。
圖8A說明第一步驟，也就是於導電接觸窗305上形成下電極材料層800，以及於下電極材料層800上形成罩幕810。在成長多個下電極的實施例中，罩幕810包括多個罩幕單元。
在所說明的實施例中，罩幕810包括光阻，罩幕810的形成方法例如是先對光阻層進行圖案化且接著修整(trim)圖案化的光阻層，如此一來，罩幕810具有次微影寬度(sublithographic width)812。
接著，以罩幕810為蝕刻罩幕，對下電極材料層800進行蝕刻，以於導電接觸窗305上形成下電極320，而形成如圖8B所示之剖面結構。
圖9A至圖9C為圖6之下電極320的製造步驟的第三實施例。
圖9A說明第一步驟，也就是於導電接觸窗305上形成具有開口902的填充材料層900。其中，開口902可以具有次微影寬度910，其形成方法如下。首先，例如是在填充材料層900上形成隔離層以及在隔離層上形成犧牲層。接著，於犧牲層上形成具有開口的罩幕，其中開口的尺寸與用以形成罩幕之製程的最小特徵尺寸接近或相等，罩幕的開口位於開口902的上方。接著，以罩幕為蝕刻罩幕，對隔離層與犧牲層進行選擇性蝕刻，以於隔離層與犧牲層中形成通孔，且暴露出填充材料層900的上表面。在移除罩幕後，在通孔上進行選擇性底切蝕刻(selective undercutting etch)，以蝕刻隔離層且不損傷犧牲層與填充材料層900。接著，在通孔中形成填充材料，其中通孔中的填充材料具有孔洞(void)，這是因為之前對隔離層進行選擇性底切蝕刻製程所導致的。然後，對通孔中的填充材料進行非等向性蝕刻製程，以打開孔洞，且持續進行蝕刻至填充材料層900暴露於通孔下方，因而在通孔中形成包括填充材料的側壁間隙壁。側壁間隙壁具有開口，其中側壁間隙壁的開口尺寸實質上由孔洞的尺寸決定，因此可以使側壁間隙壁的開口尺寸小於微影製程的最小特徵尺寸。接著，以側壁間隙壁為蝕刻罩幕，對填充材料層900進行蝕刻，以形成具有寬度910的開口902，其中寬度910小於微影製程的最小特徵尺寸。而後，可以藉由諸如化學機械研磨製程(CMP)等平坦化製程移除隔離層與犧牲層。
接著，於圖9A所示的結構上(以及於開口902中)形成下電極材料層920，以形成如圖9B所示之剖面結構。下電極材料層920的形成方法例如是化學氣相沉積製程。在所說明的實施例中，下電極材料層920完全填滿開口902。可選地，可以在開口902的頂部沉積下電極材料層920，而形成沒有空隙存在的下電極材料層920，以產生如圖5C所示之具有實心部分590與環狀部分592的下電極520。
然後，在填充材料層900上進行諸如化學機械研磨等平坦化製程，以移除開口902以外的下電極材料層920，接著，以選擇性蝕刻製程移除填充材料層900，以形成如圖9C所示之剖面結構。
而後，在圖6的結構上形成絕緣材料層1000，以形成如圖10所示之剖面結構。如圖10所示，絕緣材料層1000與下電極320為共形，以圍繞下電極320的外表面327且接觸導電接觸窗305的上表面。在所說明的實施例中，絕緣材料層1000包括氮化矽。可選地，絕緣材料層1000也可以包括其他材料。
接著，在圖10所示的結構上形成填充材料層1100，以形成如圖11所示之剖面結構。填充材料層1100包括一材料，此材料與絕緣材料層1000以及下電極320的材料之間具有處理選擇性(諸如可進行選擇性蝕刻製程)。在所說明的實施例中，填充材料層1100包括氧化矽。可選地，填充材料層1100也可以包括其他材料。
然後，進行諸如化學機械研磨等平坦化製程，以暴露下電極320的上表面325且由絕緣材料層1100形成絕緣元件350，以形成如圖12所示之剖面結構。
而後，例如是藉由等向性蝕刻製程等製程，選擇性地移除填充材料層1100，以形成如圖13A所示之剖面結構。在一實施例中，也可以只移除一部分的填充材料層1100，而另一部分的填充材料層1100仍覆蓋導電接觸窗305，以形成如圖13B所示之剖面結構。
接著，藉由在圖13B所示的結構上沉積記憶體材料，以形成記憶體元件330，以得到如圖14所示之剖面結構，其中記憶體元件330接觸下電極320的上表面325。然後，於圖14所示之結構上形成上電極340，以形成如圖3A至圖3B所示之記憶體單元300。
圖15為包括記憶體陣列1505之積體電路1500的簡化方塊圖。記憶體陣列1505的記憶體單元為本文所述之具有小操作電流的記憶體單元。記憶體單元包括相變記憶體元件，相變記憶體元件可程式化至多個電阻狀態，包括較低電阻狀態與較高電阻狀態。字元線解碼器1510具有讀取、重設、重設驗證、設定驗證以及設定模式，其與沿著記憶體陣列1505中之列配置的多個字元線1515耦接並且電性導通。位元線(行)解碼器1520與沿著陣列1505中之行配置的多個位元線1525電性導通，以讀取以及程式化陣列1505中之記憶體單元(未圖示)。
在匯流排1560上將位址提供至字元線解碼器(與驅動器)1510以及位元線解碼器1520。經由資料匯流排1535將區塊1530中之感測電路(感測放大器)以及資料輸入結構(包括用於讀取以及程式化模式之電壓及/或電流源)耦接至位元線解碼器1520。資料輸入線1540將資料自積體電路1500上之輸入/輸出埠或自積體電路1500內部或外部之其他資料源提供至區塊1530中之資料輸入結構。積體電路1500上可包括其他電路1565，諸如一般用途處理器或專用應用電路，或提供由陣列1505支援之系統晶片功能性(system-on-a-chip functionality)的模組組合。資料經由資料輸出線1545自區塊1530中之感測放大器提供至積體電路1500上之輸入/輸出埠，或供應至積體電路1500內部或外部之其他資料目的地。
積體電路1500包括控制器1550，控制器1550用於陣列1505之記憶體單元的讀取、重設、重設驗證、設定驗證以及設定模式。在此實例中，控制器1550是使用偏壓配置狀態機(bias arrangement state machine)來實施，用以控制偏壓電路電壓與電流源1555之施加，包括對字元線1515、位元線1525以及在一些實施例中對源極線進行讀取、設定以及重設的偏壓配置之施加。控制器1550可使用此領域中所熟知之專用邏輯電路來實施之。在其他實施例中，控制器1550包括一般用途處理器，其可實施於相同積體電路上，以執行控制元件之操作的電腦程式。再者，在又其他實施例中，可利用專用邏輯電路與一般用途處理器之組合來實施控制器1550。
如圖16所示，陣列1505之各個記憶體單元包括存取電晶體(或諸如二極體之其他存取裝置)以及相變記憶體元件。在圖16中，四個記憶體單元1630、1632、1634、1636分別具有記憶體元件1646、1648、1650、1652，其表示具有數百萬個記憶體單元之陣列的一小部分。記憶體元件可程式化至包括較低以及較高電阻狀態的多個電阻狀態。
記憶體單元1630、1632、1634、1636之各個存取電晶體中的源極共同連接至源極線1654，此源極線1654終止於源極線終端電路1655，例如接地端。在另一實施例中，存取裝置之源極線彼此不電性連接，而是可獨立控制。源極線終端電路1655可包括諸如電壓源以及電流源之偏壓電路，以及包括在一些實施例中用於對源極線1654施加偏壓配置(而非接地)的解碼電路。
多個字元線，包括字元線1656、1658，沿著第一方向平行延伸。字元線1656、1658與字元線解碼器1510電性導通。記憶體單元1630、1634之存取電晶體的閘極連接至字元線1656，且記憶體單元1632、1636之存取電晶體的閘極共同連接至字元線1658。
多個位元線，包括位元線1660、1662，在第二方向上平行延伸，且與位元線解碼器1520電性導通。在所說明之實施例中，各個記憶體構件配置於相應存取裝置之汲極與相應位元線之間。或者，記憶體構件可在相應存取裝置之源極側上。
應理解，記憶體陣列1505不限於圖16所示之陣列構形，且亦可有其他陣列構形。另外，在一些實施例中，可以雙極電晶體或二極體代替MOS電晶體，以做為存取裝置。
在進行操作時，陣列1505中各個記憶體單元依據相應記憶體構件之電阻來儲存資料。舉例而言，可藉由感測電路1530之感測放大器，將選定記憶體單元之位元線上的電流與合適參考電流比較，以判定資料值。建立參考電流，使得一預定電流範圍對應於邏輯「0」，而不同的電流範圍則對應於邏輯「1」。在具有三個或三個以上之狀態的記憶體單元中，可建立多個參考電流，使得不同位元線電流範圍對應於三個或三個以上之狀態之各個狀態。
對陣列1505之記憶體單元進行讀取或寫入時，可將合適電壓施加至字元線1656、1658其中之一，並將位元線1660、1662其中之一與一電壓耦接，以使得電流流經所選定的記憶體單元。舉例而言，在位元線1660、字元線1658以及源極線1654施加電壓，此電壓足以導通記憶體單元1632之存取電晶體且使路徑1680中之電流從位元線1660流向源極線1654或從源極線1654流向位元線1660，可建立通過選定記憶體單元(在此實例中，記憶體單元1632以及相應記憶體構件1648)的電流路徑1680。所施加的電壓之位準以及持續時間與所進行之操作有關。
在記憶體單元1632之重設(或抹除)操作中，字元線解碼器1510有助於提供合適電壓至字元線1658，以使記憶體單元1632之存取電晶體導通。位元線解碼器1520有助於供應具有合適振幅以及持續時間之一或多個電壓脈衝至位元線1660，以使電流流經記憶體構件1648，藉以使得至少主動區之溫度升高到高於記憶體構件1648之相變材料的轉變溫度且亦高於熔化溫度，以至少使得主動區處於液態。舉例而言，接著終止位元線1660上之電壓脈衝以及字元線1658上之電壓，以終止電流，使得主動區以相對較快之淬熄時間快速地冷卻，並穩定在非晶相。
在記憶體單元1632之讀取(或感測)操作中，字元線解碼器1510有助於提供合適電壓至字元線1658，以導通記憶體單元1632之存取電晶體。位元線解碼器1520有助於施加具有合適振幅以及持續時間之電壓至位元線1660，以產生不會造成記憶體構件1648之電阻狀態發生改變的電流。在位元線1660上流經記憶體構件1648之電流與記憶體單元1632之記憶體構件1648的電阻有關，且因此與記憶體構件1648之資料狀態有關。故，記憶體單元1632之資料狀態可以藉由感測電路1530之感測放大器將位元線1660上之電流與合適參考電流進行比較來判定之。
在記憶體單元1632之設定(或程式化)操作中，字元線解碼器1510有助於提供合適電壓至字元線1658，以使記憶體單元1632之存取電晶體導通。位元線解碼器1520有助於供應具有合適振幅以及持續時間之電壓至位元線1660，以使電流流經記憶體構件1648，藉以使得主動區之至少一部分的溫度升高到高於相變材料之轉變溫度，以使主動區之至少一部分從非晶相轉變至結晶相，此轉變使得記憶體構件1648之電阻下降且可將記憶體單元1632設定在所要的狀態。
本文所述之記憶體構件的記憶體材料的實施例包括相變記憶體之材料，其包括硫屬化合物之材料(chalogenide based materials)以及其他材料。硫族元素包括氧(O)、硫(S)、硒(Se)以及碲(Te)四種元素中之任一者，所述元素形成元素週期表之VIA族的部分。硫屬化合物包括具有帶較多正電之元素或自由基的硫族元素之化合物。硫屬化合物合金包括具有諸如過渡金屬之其他材料的硫屬化合物之組合。硫屬化合物合金通常含有一或多種選自元素週期表之IVA族的元素，諸如鍺(Ge)以及錫(Sn)。通常，硫屬化合物合金包括銻(Sb)、鎵(Ga)、銦(In)以及銀(Ag)中之一或多者的組合。技術文獻已提出許多相變記憶體材料，包括以下之合金：Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、Ag/In/Sb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te以及Te/Ge/Sb/S。在Ge/Sb/Te合金之系列中，可以使用的合金組成物的範圍相當廣。所述組成物可表示為Tea Geb Sb100-(a+b) 。有一個研究人員已提出最有用之合金是使沈積材料中Te之平均濃度遠低於70%，通常Te之平均濃度低於約60%且通常低如約23%至約58%且最佳為約48%至58%。在材料中，Ge之濃度高於約5%且平均為約8%至約30%，通常保持低於50%。最佳地，Ge之濃度在約8%至約40%之範圍中。此組成物中，除了上述主要組成元素以外，另一主要組成元素為Sb。這些百分比為原子百分比，其中組成元素之原子的百分比的總合為100%(Ovshinsky之美國專利第5,687,112號，第10至第11行。)。另一個研究員評估之特定合金包括Ge2 Sb2 Te5 、GeSb2 Te4 以及GeSb4 Te7 (Noboru Yamada，“Potential of Ge-Sb-Te Phase-Change Optical Disks for High-Data-Rate Recording”，SPIE，第3109卷，第28至第37頁(1997))。通常，可將諸如鉻(Cr)、鐵(Fe)、鎳(Ni)、鈮(Nb)、鈀(Pd)、鉑(Pt)之過渡金屬以及其混合物或其合金與Ge/Sb/Te組合，以形成具有可程式化電阻特性的相變合金。Ovshinsky在美國專利第5,687,112號的第11至第13行所提出之可用之記憶體材料的特定實例以引用之方式併入本案。
在一些實施例中，硫屬化合物以及其他相變材料摻雜有雜質，使用經摻雜之硫屬化合物來修改記憶體構件之傳導性、轉變溫度、熔化溫度以及其他性質。用以摻雜硫屬化合物之典型雜質包括氮、矽、氧、二氧化矽、氮化矽、銅、銀、金、鋁、氧化鋁、鉭、氧化鉭、氮化鉭、鈦以及氧化鈦。請參照美國專利第6,800,504號以及美國專利申請公開案第2005/0029502號。
相變合金能夠在第一結構狀態與第二結構狀態之間切換，其中第一結構狀態是指材料為通常非晶固相；而第二結構狀態是指在單元之主動通道區中的材料為局部有序，且材料為通常結晶固相。這些合金至少是雙穩態。「非晶」是指比單晶無序之相對較無序的結構，其可偵測特性例如是具有比結晶相高的電阻率。「結晶」是指比非晶結構有序之相對較有序的結構，其可偵測特性例如是比非晶相低之電阻率。通常，在完全非晶狀態與完全結晶狀態之間的整個相譜(Spectrum)中，相變材料在局部有序之不同的可偵測狀態之間進行電性切換。受到非晶相與結晶相之間改變所影響的其他材料特性包括原子次序、自由電子密度以及活化能。材料可切換至不同固相或兩個或兩個以上的固相的混合相，以在完全非晶狀態與完全結晶狀態之間提供灰階。材料的電性可相應地改變。
藉由施加電脈衝可使相變合金自一個相狀態改變至另一個相狀態。據觀察，較短、較高振幅脈衝傾向於將相變材料改變為通常非晶狀態。較長、較低振幅脈衝傾向於將相變材料改變為通常結晶狀態。較短、較高振幅脈衝中之能量足夠高，可使得結晶結構中的鍵斷裂，而較短、較高振幅脈衝中之能量足夠短，則可以防止原子重新排列成結晶狀態。不需過度實驗即可決定適於特定相變合金之脈衝的輪廓(profile)。在接下來的敘述中，是以GST作為相變材料的代表，然而，當可理解亦可以使用其他類型的相變材料。本文所述之用來形成相變隨機存取記憶體(PCRAM)的材料是Ge2 Sb2 Te5 。
在本發明之其他實施例中可使用其他可程式化電阻記憶體材料，包括使用不同晶相改變來決定電阻的其他材料，或使用電脈衝來改變電阻狀態的其他記憶體材料。這些實例包括用於電阻式隨機存取記憶體(resistance random access memory，RRAM)的材料，如金屬氧化物(metal-oxides)，其包含WOX 、NiO、Nb2 O5 、CuO2 、Ta2 O5 、Al2 O3 、CoO、Fe2 O3 、HfO2 、TiO2 、SrTiO3 、SrZrO3 或(BaSr)TiO3 。其他實例包括用於諸如旋轉力矩轉移(spin-torque-transfer，STT)磁電阻式隨機存取記憶體(magnetoresistance random access memory，MRAM)的MRAM的材料，例如CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2 、MnOFe2 O3 、FeOFe2 O5 、NiOFe2 O3 、MgOFe2 、EuO和Y3 Fe5 O12 中至少一者。請見諸如題為“Magnetic Memory Device and Method of Fabricating the Same”的美國專利公開案第2007/0176251號，其併入本文中以供參照。其他實例包括用於可程式化金屬單元(programmable-metallization-cell，PMC)記憶體或者奈米離子記憶體(nano-ionic memory)的固態電解質(solid electrolyte)材料，譬如摻雜銀的硫化鍺電解質與摻雜銅的硫化鍺電解質。請見諸如N.E. Gilbert等人發表在Solid-State Electronics期刊(2005年第49期第1813至1819頁)之題為“A macro model of programmable metallization cell devices”的文獻，其併入本文中以供參照。
一種形成硫屬化合物的例示性方法是在1mTorr~100mTorr的壓力下，利用物理氣相沈積(Physical Vapor Deposition，PVD)濺鍍法或磁控濺鍍法以及Ar、N2 及/或He等來源氣體。這樣的沉積通常是在室溫進行。可以使用一種高寬比為1~5的準直管(collimator)來改善填入效能(fill-in performance)。也可以用數十伏至數百伏的直流偏壓來改善填入效能。另一方面，可同時使用直流偏壓與準直管的結合。
題為“Chemical Vapor Deposition of Chalcogenide Materials”的美國專利公開第2006/0172067號中揭露一種利用化學氣相沉積(CVD)形成硫屬化合物材料的例示性方法，其併入本文中以供參照。
依據情況，在真空中或在氮氣環境中進行沈積後退火處理，以改良硫屬化合物材料之結晶狀態。退火溫度通常在100℃至400℃之範圍中，退火時間少於30分鐘。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中包括通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200、300、400、500、1630、1632、1634、1636．．．記憶體單元
110、160、210、260．．．介電層
120、220、320、320a、320b、520．．．下電極
125、145、275、326、326a、326b、344、528、812、910．．．寬度
130、230、330、1646、1648、1650、1652．．．記憶體元件
140、240、340、．．．上電極
150、250、335、335a、335b、535．．．主動區
232．．．側壁
305．．．導電接觸窗
324．．．柱狀部分
325、325a、325b、525．．．上表面
327、527．．．外表面
333、342．．．接觸表面
350．．．絕緣元件
351．．．遠端
352、352a、352b．．．管狀部分
353．．．厚度
354．．．基部
355、526．．．內表面
356．．．近端
580．．．填充材料
590．．．實心部分
592．．．環狀部分
700．．．催化劑
800．．．下電極材料層
810．．．罩幕
900．．．填充材料層
902．．．開口
920、1100．．．填充材料層
1000．．．絕緣材料層
1500．．．積體電路
1505．．．記憶體陣列
1510．．．字元線解碼器
1515、1656、1658．．．字元線
1520．．．位元線解碼器
1525、1660、1662．．．位元線
1530．．．感測電路
1535．．．資料匯流排
1540．．．資料輸入線
1545．．．資料輸出線
1550．．．控制器
1555．．．偏壓電路電壓與電流源
1560．．．匯流排
1565．．．其他電路
1530．．．感測電路
1654．．．源極線
1655．．．源極線終端電路
1660、1662．．．位元線
1680．．．電流路徑
圖1為先前技術之“蘑菇型”記憶體單元的剖面示意圖。
圖2為先前技術之“柱型”記憶體單元的剖面示意圖。
圖3A與圖3B分別為本發明之記憶體單元的第一實施例的剖面示意圖與上視示意圖。
圖3C為表示一些常用的材料的典型熱特性以及GST記憶體材料的熱特性的表。
圖4為本發明之記憶體單元的第二實施例的剖面示意圖。
圖5A與圖5B分別為本發明之記憶體單元的第三實施例的剖面示意圖與上視示意圖。
圖5C為圖5A與圖5B之另一實施例的剖面示意圖。
圖6至圖14為圖3A與圖3B之記憶體單元的製造方法的步驟流程圖。
圖15為積體電路的簡化方塊圖，其中包括本發明之記憶體單元。
圖16為圖15之積體電路的記憶體陣列的實施例的局部示意圖。
300．．．記憶體單元
320．．．下電極
326、344．．．寬度
330．．．記憶體元件
340．．．上電極
335．．．主動區
305．．．導電接觸窗
325．．．上表面
327．．．外表面
333、342．．．接觸表面
350．．．絕緣元件
351．．．遠端
352．．．管狀部分
353．．．厚度
354．．．基部
355．．．內表面
356．．．近端

Claims (17)

  1. 一種記憶體裝置，包括：導電接觸窗；記憶體元件，包括位於所述導電接觸窗上的可程式化電阻記憶體材料；絕緣元件，包括多個管狀部分，各個所述管狀部分由所述導電接觸窗延伸至所述記憶體元件，且各個所述管狀部分具有近端、遠端以及定義出第一內部的內表面，其中所述近端與所述導電接觸窗相鄰；多個下電極，接觸所述導電接觸窗，且在對應的所述管狀部分的所述第一內部中由所述近端向上延伸至所述遠端，各個所述下電極具有上表面，所述上表面以第一接觸表面接觸與所述對應的管狀部分的所述遠端相鄰的所述記憶體元件；以及上電極，所述記憶體元件使所述上電極與各個所述管狀部分的所述遠端分離，且所述上電極以第二接觸表面接觸所述記憶體元件，其中所述第二接觸表面的表面積大於所述第一接觸表面的表面積。
  2. 如申請專利範圍第1項所述之記憶體裝置，其中所述絕緣元件更包括基部，所述基部位於所述管狀部分的所述近端，且位於所述導電接觸窗的上表面上，並使所述導電接觸窗與所述記憶體元件分離。
  3. 如申請專利範圍第1項所述之記憶體裝置，其中所述下電極具有定義出第二內部的內表面，且所述下電極 更包括位於所述第二內部中的電性絕緣填充材料。
  4. 如申請專利範圍第1項所述之記憶體裝置，其中所述下電極包括一材料，所述材料的電阻率大於所述導電接觸窗之材料的電阻率。
  5. 如申請專利範圍第1項所述之記憶體裝置，其中所述記憶體元件包括一材料，所述材料的熱傳導係數小於所述絕緣元件之材料的熱傳導係數。
  6. 如申請專利範圍第1項所述之記憶體裝置，其中所述管狀部分的所述第一內部在所述近端處與所述遠端處的寬度實質上相同。
  7. 一種記憶體裝置的製造方法，包括：形成導電接觸窗；於所述導電接觸窗上形成多個下電極，其中各個所述下電極具有外表面與上表面；於各個所述下電極與所述導電接觸窗上形成絕緣元件，其中形成所述絕緣元件包括形成多個管狀部分，各個所述管狀部分具有內表面，所述內表面包圍對應的所述下電極的所述外表面，且各個所述管狀部分具有近端與遠端，其中所述近端與所述導電接觸窗相鄰；於所述絕緣元件上形成記憶體元件，所述記憶體元件包括可程式化電阻記憶體材料，所述記憶體元件的所述記憶體材料包圍各個所述管狀部分的外表面，且與所述遠端相鄰的所述記憶體材料以第一接觸表面與各個所述下電極的所述上表面接觸；以及 形成上電極，其中所述記憶體元件的所述記憶體材料使所述上電極與各個所述管狀部分的所述遠端分離，且所述上電極以第二接觸表面接觸所述記憶體元件，其中所述第二接觸表面的表面積大於所述第一接觸表面的表面積。
  8. 如申請專利範圍第7項所述之記憶體裝置的製造方法，其中形成所述下電極的步驟包括使用奈米線成長製程(nano-wire growth process)，以於所述導電接觸窗上成長所述下電極。
  9. 如申請專利範圍第7項所述之記憶體裝置的製造方法，其中形成所述下電極的步驟包括：於所述導電接觸窗上沉積下電極材料；於所述下電極材料上形成罩幕；以及以所述罩幕為蝕刻罩幕，蝕刻所述下電極材料。
  10. 如申請專利範圍第7項所述之記憶體裝置的製造方法，其中形成所述下電極的步驟包括：於所述導電接觸窗上形成犧牲材料層；形成延伸於所述犧牲材料層中的開口；於所述開口中形成所述下電極，以接觸所述導電接觸窗；以及移除所述犧牲材料層。
  11. 如申請專利範圍第7項所述之記憶體裝置的製造方法，其中形成所述絕緣元件的步驟包括：沉積絕緣材料，所述絕緣材料形成於各個所述下電極的所述上表面與所述外表面上以及所述導電接觸窗的上表 面上；於所述絕緣材料上形成填充材料；平坦化所述填充材料與所述絕緣材料，以暴露各個所述下電極的所述上表面，因而形成所述絕緣元件；以及移除所述填充材料，以暴露所述絕緣元件之各個所述管狀部分的所述外表面。
  12. 如申請專利範圍第11項所述之記憶體裝置的製造方法，其中移除所述填充材料的步驟包括移除部分所述填充材料，以及保留包圍各個所述管狀部分的下部的填充材料。
  13. 如申請專利範圍第7項所述之記憶體裝置的製造方法，其中各個所述下電極具有定義出內部的內表面，且所述之記憶體裝置的製造方法更包括在所述內部中形成電性絕緣填充材料。
  14. 如申請專利範圍第7項所述之記憶體裝置的製造方法，其中各個所述下電極具有定義出內部的內表面，且所述之記憶體裝置的製造方法更包括在所述內部中形成導電填充材料，所述導電填充材料的導電率與所述下電極之材料的導電率不同。
  15. 如申請專利範圍第7項所述之記憶體裝置的製造方法，其中形成所述下電極的步驟與形成所述絕緣元件的步驟包括：使用奈米線成長技術，於所述導電接觸窗上成長所述下電極；以及 於所述下電極的所述外表面上形成所述絕緣元件。
  16. 一種記憶體裝置，包括：絕緣元件，包括多個管狀部分，各個所述管狀部分具有內表面、上表面以及外表面，其中所述內表面定義出內部；多個第一電極，位於所對應的所述內部中；記憶體元件，包括位於所述絕緣元件上的可程式化電阻記憶體材料，所述記憶體元件包圍各個所述管狀部分的所述外表面，且所述記憶體元件以第一接觸表面接觸各個所述第一電極，其中所述第一接觸表面與各個所述管狀部分的所述上表面相鄰，以及所述記憶體元件在所述第一接觸表面處具有主動區；以及第二電極，以第二接觸表面接觸所述記憶體元件。
  17. 如申請專利範圍第16項所述之記憶體裝置，其中所述絕緣元件更包括基部，所述基部接觸所述記憶體元件。
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