JPS60137070A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS60137070A JP58246151A JP24615183A JPS60137070A JP S60137070 A JPS60137070 A JP S60137070A JP 58246151 A JP58246151 A JP 58246151A JP 24615183 A JP24615183 A JP 24615183A JP S60137070 A JPS60137070 A JP S60137070A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 半導体装置の製造方法に関する。
〔発明の技術的背景とその問題点〕
従来、ＧａＡｓショットキー型電界効果素子からなる半
導体装置は、例えば次のようにして製造されている。先
ず、第１図（Ａ＞に示す如く、ＧａＡＳからなる半導体
基板１の所定領域に低濃度のＮ型不純物を選択的に導入
して低濃度領域２を形成する。次いで、低濃度領域２を
含む半導体基板１に高濃度のＮ型不純物を選択的に導入
してソース領域３及びドレイン領域４を形成する。次に
、同図（Ｂ）に示す如く、ソース領域３及びドレイン領
域４のアニールをした後も、ショッＩ−キー性のゲート
電極５をＳｉＯ２膜をスペーサに用いたホトレジスト躾
のリフトオフ処理によって、低濃度領域２上に形成する
。しかしながら、このようにして半導体装置１０を得る
ものでは、同図（Ｃ）に示す如く、ゲート電極５とソー
ス領域３間の距離ＬＳ及びゲート電極５とドレイン領域
４間の距離Ｌｄは、マスク合せ精度から考えて２μｍ程
度に抑えるのが限度である。ところが、低濃度領域２の
表面空乏層６，７はソース領域３及びドレイン領域４の
表面空乏層８．９に比べて非常に大きい。このため、ソ
ース寄生抵抗Ｒｓ及び）主抵抗Ｒｄが大きくなる。その
結果、電界効果素子の特性が悪化する。就中、ソース寄
生抵抗Ｒｓは、伝達コンダクタンスを小さくする問題が
ある。
この問題を解消するために、第２図（Ａ）に示す如く、
ＧａＡｓからなる半導体基板１に低濃度領域２を形成し
た後、この低濃度領域２上に所定パターンのゲート電極
１１を形成し、次いで、ゲート電極１１をマスクにして
同図（Ｂ）に示す如く、高濃度不純物の選択拡散を行な
ってソース領域１２及びドレイン領域１３を形成する方
法が開発されている。この方法では、ソース領域１２と
ドレイン領域１３とがゲート電極１１に対して自己整合
的に形成されるので、ソース、ドレインの寄生抵抗を著
しい低下させることができる。しかし、ソース領域１２
及びドレイン領域１３のアニールを行なった際に高濃度
不純物の横方向の拡散が起きて、ゲートとソース領域１
２及びドレイン領域１３とが接触し、ゲート耐圧が劣化
する。また、しきい値電圧の制御が困難になる問題があ
る。
〔発明の目的〕
本発明は、ゲート耐圧の劣化を防止して、しかもソース
領域及びドレイン領域による寄生抵抗を減少し、電界効
果素子の特性の向上を達成した半導体装置を提供するこ
とをその目的とするものである。
〔発明の概要〕
本発明は、ゲート電極に対するソース領域及びドレイン
領域の夫々の間隔を所定値に制御することにより、ゲー
ト耐圧の劣化を防止して、しかもソース領域及びドレイ
ン領域による寄生抵抗を減少し、電界効果素子の特性の
向上を達成した半導体装置である。
〔発明の実施例〕
以下、本発明の実施例について図面を参照して説明する
。
第３図＜Ａ）乃至同図（Ｇ）は、本発明方法を工程順に
示す説明図である。先ず、同図（Ａ）に示す如く、Ｇａ
ＡＳからなる半導体基板２０に：Ｎ型不純物を導入して
低濃度領域２１を形成する。低濃度領域２１は、例えば
不純物濃度を３×１０！１ＩｃＩＲ′３、厚さを１．５
μｍに設定する。次いで、低濃度領域２１を含む半導体
基板２０の表面に第１金属層２２を形成する。第１金属
層２２としては、８００℃程度のアニール温度でも安定
であり、しかも、ＧａＡｓ半導体基板２０とショットキ
ー接合を形成し得るＮ　Ｗ等の高融点金属からなるもの
を用いる。第１金属層２２の厚さは、約１０００人に設
定する。また、第１金属層２２を多層構造にしてもよい
。次いで、第１金属層２２上に例えば、８０００人の３
ｉ３Ｎ＋からなる薄膜２３を形成する。薄膜２３として
は、金属膜、レジスｉ・膜、絶縁膜等で形成しても良い
。次いで、ｉ１ｍ！２３上に所定パターンのレジスト膜
を形成し、このレジスト膜をマスクにしてＣＦ鮎とＨＩ
Ｉの混合ガスでエツチングを施し、第１金属層２２に対
して垂直な側面を形成する。次いで、薄１！２３を含む
第１金属層２２上に第２金属層２４を形成する。第２金
属層２４としては、第１金属層２１と安定に接合するよ
うに例えばＡＵからなるものを約３０００人スパッター
法により形成する。
次に、同図（Ｂ）に示す如く、第２金属層２４の表面に
Ａｒ雰囲気の下でイオンミリング等の異方性エツチング
を、第１金属層２１及び薄膜２３の表面が露出するまで
行なう。この処理により第１金属層２２上に薄膜２３の
側面に隣接して第２金属層２４の一部分を残存させる。
残存した第２金属層２５の幅は、約２０００人とし、そ
の高さは、約７０００人に設定する。
次に、同図（Ｃ）に示す如く、薄膜２３、残存した第２
金属層２５、及び第１金属層２２を含む低濃度領域２１
上に、厚さ約１５００人の酸化膜からなる絶縁膜２６を
形成する。
次に、同図（Ｄ）に示す如く、例えば、ＣＦ４とＨ２の
混合ガスにより異方性エツチングを施し、第１金属層２
２及び第２金属層２５の側面に隣接して約１０００人の
絶縁ＷＡ２６を残存させる。
次に、同図（Ｅ）に示す如り、ＷＪ躾２３をＣＦ＋ガス
と０２ガスを用いたプラズマエツチングにより選択的に
除去する。
次に、同図（Ｆ）に示す如く、残存した第２金属膜２５
と絶縁膜２６をマスクにして、ＣＦ４系のガスで反応性
イオンエツチングにより、第２金属層２５の直下にのみ
第１金属層２２を残存させる。
次に、同図（Ｇ）に示す如く、残存した第１、第２金属
層２２．２５からなるゲート電極２７と、ゲート電極２
７の側面に隣接して残存した絶縁膜２６をマスクにして
、例えばシリコンイオンを注入すると共に、約ｓｏｏ’
ｃ温度で１０分間アニールを施し、不純物濃度が約３Ｘ
１０１”α゛３、厚さ約４０μｍのソース領域２８とド
レイン領域２９をゲート電極２７に対して自己整合的に
形成する。
然る後、層間絶縁層を形成した後ソース、ドレイン、及
びゲートの取出電極等を形成して所定の仕様を満たした
半導体装置を得る。
このようにこの半導体装置の製造方法によれば、次のよ
うな効果を有する。
（１）ソース領域２８及びドレイン領域２９を形成する
際のマスクの幅を、グーミル電極２７に隣接して形成し
た絶縁膜２６の高さ及び幅をＸｌｌｊ節することにより
、容易に制御することができる。その結果、ゲート電極
２７とソース領域２８の間隔及びゲート電極２７とドレ
イン領域２９との間隔を極めて正確にかつ微細に制御し
て、高周波特性に優れたショットキー型霜界効果素子を
提供することができる。
（２）ゲート電極２７は、その側面に隣接された絶縁Ｉ
Ｉ　２６と共にＧａＡｓ半導体基板２０上に形成されて
いるので、極めて高い接着力で半導体基板２０と接着し
ており、ゲート電極２７の剥がれが発生するのを防止す
ることができる。
（３）ゲート長を絶縁膜２６の幅を！１１ｍすることに
よって十分に小さくし、高周波特性を向上させることが
できる。
なお、ソース領域２８及びドレイン領域２９の形成は、
先ず第４図（Ａ）に示す如く、ゲート電極２６及びこれ
に隣接する絶縁ＩＩ　２６を形成した後に、これらを覆
う厚さ約８００人の酸化膜からなる絶縁１１３０を形成
する。次いで、同図（Ｂ）に示づ如く、この絶縁膜３０
をＣＦ４とＨ２の混合ガスからなる反応性エツチングで
エツチングし、ゲート電極２７及び絶縁膜２６の両側部
にさらに約５００人の幅で絶縁膜３１を隣接して残存さ
せる。次いで、絶縁膜２６．３１及びグー１−電極２７
をマスクにして不純物の選択拡散を行なうよにしても良
い。更に、同図（Ｃ）に示す如く、両側面に絶縁膜３１
を形成したゲート電極２７及びソース領域２８、ドレイ
ン領１１１２９上に例えばＱｅ層３２、Ａｕ層３３形成
することにより、絶縁膜３１の側壁での段切れを利用し
て自己整合的にゲート、ソース、ドレインの取出電極３
４．３５．３６を形成しても良い。
（発明の効果〕 以上説明した如く、本発明に係る半導体装置の製造方法
によれば、ゲート耐圧の劣化を防止して、しかもソース
領域及びドレイン領域による寄生抵抗を減少し、電界効
果素子の特性を向上させることができるものである。
【図面の簡単な説明】
第１図（Ａ＞乃至同図（Ｃ）、第２図（Ａ）及び同図（
Ｂ）は、従来の半導体装置の製造方法を示す説明図、第
３図（Ａ）乃至同図（Ｇ）は、本発明方法を工程順に示
す説明図、第４図（Ａ＞乃至等図（Ｃ）は、本発明の他
の実施例を示す説明図である。 ２０・・・Ｑａ７１１．８半導体基板、２１・・・低濃
度領域、２２・・・第１金属層、２３・・・薄膜、２４
．２５・・・第２金属層、２６．３０．３１・・・絶縁
膜、２７・・・ゲ−ト電極、２８・・・ソース領域、２
９・・・ドレイン領域、３２−Ｇ　ｅ層、３３−Ａ　ｕ
層、３４．３５゜３６・・・取出電極。 出願人代理人　弁理士　鈴江武彦 第２図

Claims (1)

    【特許請求の範囲】
  1. 半導体基板上に少なくとも一層の第１金属層を形成する
    工程と、該第１金属層上に該第１金属層の表面に対して
    略垂直な側面を有づる薄膜を形成する工程と、該薄膜を
    含む前記第１金属層の表面上に第２金属層を形成づる工
    程と、該第２金属層に異方性エツチングを施してゲート
    電極を構成する該第２金属層の一部分を前記略垂直な側
    面に隣接して残存する工程と、該残存した第２金属層及
    び前記薄膜をマスクにして前記第１金属層を１ツヂング
    により選択的に除去する工程と、前記半導体基板、前記
    残存した第２金属層、前記第１金属層、前記薄膜の露出
    表面に絶縁膜を形成する工程と、異方性エツチングを施
    して前記残存した第２金属層及び前記第１金属層の側面
    に隣接して該絶縁膜を残存すると共に、前記薄膜を除去
    する工程と、前記残存した第２金属層をマスクにして前
    記第１金属層を選択的に除去し、残存した該第１金属層
    及び前記第２金属層とでゲート電極を形成する工程と、
    該ゲート電極及び前記絶縁ｍ＠マスクにして前記半導体
    基板内に所定導電型の不純物を導入してソース領域及び
    ドレイン領域を形成する工程とを具備することを特徴と
    する半導体装置の
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