JPS5893290A - シヨツトキバリア電界効果トランジスタの製造方法 - Google Patents
シヨツトキバリア電界効果トランジスタの製造方法Info
- Publication number
- JPS5893290A JPS5893290A JP56190543A JP19054381A JPS5893290A JP S5893290 A JPS5893290 A JP S5893290A JP 56190543 A JP56190543 A JP 56190543A JP 19054381 A JP19054381 A JP 19054381A JP S5893290 A JPS5893290 A JP S5893290A
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- Japan
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- thin film
- layer
- film
- gate electrode
- forming
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
この発明はショットキバリア電界効果トランジスタに係
り、特にゲート耐圧の大きな自己整合形ショットキバリ
ア電界効果トランジスタの製造方砒化ガリウム（ＧａＡ
ｓ）半導体素子は、シリコン（Ｓ＋）半導体素子に較べ
高速性に優れ、近年盛んに研究開発されている。特にＧ
ａＡｓショットキバリア電界効果トランジスタ（ＧａＡ
ｓ ＭＥＳ ＦＥＴ）は、マイクロ波素子として実用化
が進んでおり、またＧａＡｓＩＣの主構成要素としても
最も重要々素子の一つである。
り、特にゲート耐圧の大きな自己整合形ショットキバリ
ア電界効果トランジスタの製造方砒化ガリウム（ＧａＡ
ｓ）半導体素子は、シリコン（Ｓ＋）半導体素子に較べ
高速性に優れ、近年盛んに研究開発されている。特にＧ
ａＡｓショットキバリア電界効果トランジスタ（ＧａＡ
ｓ ＭＥＳ ＦＥＴ）は、マイクロ波素子として実用化
が進んでおり、またＧａＡｓＩＣの主構成要素としても
最も重要々素子の一つである。
これらの素子の製造技術としては、現在イオン注入法が
主流になシつつある。このイオン注入法によるＭＥ８Ｆ
ＥＴは、例えば第１図に示すようにＣｒドープ半絶縁性
ＧａＡｓ基板（１１）上に、イオン注入法によってｎ型
半導体層０力を形成し、次いでソース領域のｎ＋注入層
（１３１とドレイン領域のｎ＋注入層（１４）とを設け
、ゲート電極（ＩＱを内領域にはさ寸れているｎ型半導
体層（１２１上においた構造となっている。内領域には
それぞれソース電、極（１１３）、ドレイン電極面がお
かれる。この構造では、マスク合せのためのマージンを
見込まねば々らない車やホトエッチ技術の限界の為、ソ
ース、ゲート間隔をある程度大きくとらねばならない。
主流になシつつある。このイオン注入法によるＭＥ８Ｆ
ＥＴは、例えば第１図に示すようにＣｒドープ半絶縁性
ＧａＡｓ基板（１１）上に、イオン注入法によってｎ型
半導体層０力を形成し、次いでソース領域のｎ＋注入層
（１３１とドレイン領域のｎ＋注入層（１４）とを設け
、ゲート電極（ＩＱを内領域にはさ寸れているｎ型半導
体層（１２１上においた構造となっている。内領域には
それぞれソース電、極（１１３）、ドレイン電極面がお
かれる。この構造では、マスク合せのためのマージンを
見込まねば々らない車やホトエッチ技術の限界の為、ソ
ース、ゲート間隔をある程度大きくとらねばならない。
従ってソース、ゲート間の比較的低濃度のｎ型動作層（
１りに起因する直列ソース抵抗の低減が難ｌ〜く、ゲー
ト電極の長さｌのサブミクロン化を図っても性能は期待
する程向上しない。
１りに起因する直列ソース抵抗の低減が難ｌ〜く、ゲー
ト電極の長さｌのサブミクロン化を図っても性能は期待
する程向上しない。
これらの問題を解決する一方法として例えば横山氏らが
電子通信学会技術研究報告ＥＤ−１４，１９８１年（電
子通信学会）で報告しているような自己整合形（セルフ
アラインメント）のＭＢＳＦＥＴがち不。
電子通信学会技術研究報告ＥＤ−１４，１９８１年（電
子通信学会）で報告しているような自己整合形（セルフ
アラインメント）のＭＢＳＦＥＴがち不。
第２図イ乃至ハにこの自己整合形倉ＥＳＦＥＴを製造工
程順に得られる断面図で示す。第２図イでＣｒドープ半
絶縁性基板０１）にイオン注入によりｎ型動作層（２功
を形成し、その上にＴ ｉ／Ｗショットキゲート電極（
２印を設ける。次に第２図口で８１イオンを高濃度に注
入する。その際第２図イで設けたゲート電極２ｐがイオ
ンマスクと々リソース予定領域（２３’）とドレイン予
定領域（２４’）がゲート電極（２印に対しセルフアラ
インメントされて注入される。この後に、注入されだＳ
ｉイオンがアニールによって活性化され、第２図ハに示
すようにソース領域（２湯、ドレイン領域（２４）のＭ
ＥＳＦＥＴが得られる内領域の各電極は、ソース電極が
（２３＋、ドレイン電極面る。しかしとのＭ ＥＳ Ｆ
Ｔｉｅ Ｔは、第１図で示しだ従来の一般的寿ブレー
ナ構造ＭＲ８ＦＥＴに較ベソース抵抗、伝達コンダクタ
ンス等は改善されるものの、ゲート電極Ｃつが内領域の
ｎ上層（２３＋ 、 （２４）と直接触れておりしばし
ばショットキゲートの十分な逆方向耐圧が得られず、ゲ
ートのリーク電流が大きくなってｌ−まう欠点が今、る
。
程順に得られる断面図で示す。第２図イでＣｒドープ半
絶縁性基板０１）にイオン注入によりｎ型動作層（２功
を形成し、その上にＴ ｉ／Ｗショットキゲート電極（
２印を設ける。次に第２図口で８１イオンを高濃度に注
入する。その際第２図イで設けたゲート電極２ｐがイオ
ンマスクと々リソース予定領域（２３’）とドレイン予
定領域（２４’）がゲート電極（２印に対しセルフアラ
インメントされて注入される。この後に、注入されだＳ
ｉイオンがアニールによって活性化され、第２図ハに示
すようにソース領域（２湯、ドレイン領域（２４）のＭ
ＥＳＦＥＴが得られる内領域の各電極は、ソース電極が
（２３＋、ドレイン電極面る。しかしとのＭ ＥＳ Ｆ
Ｔｉｅ Ｔは、第１図で示しだ従来の一般的寿ブレー
ナ構造ＭＲ８ＦＥＴに較ベソース抵抗、伝達コンダクタ
ンス等は改善されるものの、ゲート電極Ｃつが内領域の
ｎ上層（２３＋ 、 （２４）と直接触れておりしばし
ばショットキゲートの十分な逆方向耐圧が得られず、ゲ
ートのリーク電流が大きくなってｌ−まう欠点が今、る
。
第２図口において行われるＳｉイオンの高濃度注入の際
、注入エネルギーをある程度以上高＜ Ｌ、高電子濃度
領域を表面より深く離れた所に設ける事によね、表面近
傍の電子濃度を下げ、逆方向耐圧を向上させる事も可能
ではある。しかｌ〜この方法はソース、ドレイン部の注
入条件を厳Ｌ ＜ （＋Ｊ’＋定してし寸う一部に、注
入原子を活性化させるアニールの際しばしば基板表面の
熱変性等で表面付近に高電子濃度層が形成され、ゲート
の耐圧が著しく低下してしまう事も多く、製造工程の制
御性、再現性に乏しい。又一般に良好なオーム性接触を
得るには半導体表面の電子濃度が高いほうが良い。
、注入エネルギーをある程度以上高＜ Ｌ、高電子濃度
領域を表面より深く離れた所に設ける事によね、表面近
傍の電子濃度を下げ、逆方向耐圧を向上させる事も可能
ではある。しかｌ〜この方法はソース、ドレイン部の注
入条件を厳Ｌ ＜ （＋Ｊ’＋定してし寸う一部に、注
入原子を活性化させるアニールの際しばしば基板表面の
熱変性等で表面付近に高電子濃度層が形成され、ゲート
の耐圧が著しく低下してしまう事も多く、製造工程の制
御性、再現性に乏しい。又一般に良好なオーム性接触を
得るには半導体表面の電子濃度が高いほうが良い。
しかし上記の方法によるとソース及びドレイン領域の表
面電子濃度を上げると即座にゲート耐圧が下がり、 絡
してしまうこともあるため、表面電子濃度を１ ｘ １
０”儒−３以上にする事は不可能である。
面電子濃度を上げると即座にゲート耐圧が下がり、 絡
してしまうこともあるため、表面電子濃度を１ ｘ １
０”儒−３以上にする事は不可能である。
従って接触抵抗を低減し、安定なオーム性接触を得る上
で不利である。
で不利である。
発明の目的
この発明は上記の欠点を除去するもので、ソース抵抗を
著１〜く低減させ、同時にゲート耐圧を良好にするショ
ットキバリア電界効果トランジスタを提供することを目
的とする。
著１〜く低減させ、同時にゲート耐圧を良好にするショ
ットキバリア電界効果トランジスタを提供することを目
的とする。
発明の概要
即ち高比抵抗半導体基板上に能動層を形成する工程と、
前記能動層の表面に異々るスペーサ用薄膜を少くとも二
層積層する工程と、上層薄膜の所定位置に開孔を形成し
、開孔さセた上層薄膜をエツチングマスクとして下層薄
膜をオーバーエツチングし、上層薄膜開孔より大なる面
積の下層薄膜開孔を順次形成する工程と、前記スペーサ
用薄膜の上方からショットキ接合と々るゲート電榛用金
属を被着させ露出している能動層の最上層スペーサ用薄
膜開孔に対応する範囲にゲート電極を形成する工程と、
−上層のスペーサ用薄膜及び所望しないゲート’を極用
金属を除去して能動層表面に下層スペーサ用薄膜を残置
する工程と、残置されたスペーサ用薄膜とゲート電極と
をマスクとして前記半導体能動層の厚さの一部をエツチ
ング除去する工程と、ゲート電極をイオンマスクとして
ソース領域及びドレイン領域を形成するイオン注入を行
う工程とを含む事を特徴とするショットキバリア電界効
果トランジスタの製造方法を提供するものである。尚残
置されたスペーサ用薄膜はイオン注入に先立って除去１
７てよく、或いは放置してもさし支えない。又スペーサ
用薄膜は二層或いは下層に設けてよく、三層の場合には
中間層を隣接する両層のそれぞれに対し上層又は下層の
関係において実施すればよろしい。
前記能動層の表面に異々るスペーサ用薄膜を少くとも二
層積層する工程と、上層薄膜の所定位置に開孔を形成し
、開孔さセた上層薄膜をエツチングマスクとして下層薄
膜をオーバーエツチングし、上層薄膜開孔より大なる面
積の下層薄膜開孔を順次形成する工程と、前記スペーサ
用薄膜の上方からショットキ接合と々るゲート電榛用金
属を被着させ露出している能動層の最上層スペーサ用薄
膜開孔に対応する範囲にゲート電極を形成する工程と、
−上層のスペーサ用薄膜及び所望しないゲート’を極用
金属を除去して能動層表面に下層スペーサ用薄膜を残置
する工程と、残置されたスペーサ用薄膜とゲート電極と
をマスクとして前記半導体能動層の厚さの一部をエツチ
ング除去する工程と、ゲート電極をイオンマスクとして
ソース領域及びドレイン領域を形成するイオン注入を行
う工程とを含む事を特徴とするショットキバリア電界効
果トランジスタの製造方法を提供するものである。尚残
置されたスペーサ用薄膜はイオン注入に先立って除去１
７てよく、或いは放置してもさし支えない。又スペーサ
用薄膜は二層或いは下層に設けてよく、三層の場合には
中間層を隣接する両層のそれぞれに対し上層又は下層の
関係において実施すればよろしい。
発明の実施例
以下この発明の実施例について図πｌ′Ｉを参照して工
程順にＨ号）、明する１、第３図イで、半絶縁性ＧａＡ
ｓ基板０１）にＳ１イオン（Ｓｉ＋）を加速エネルギ１
．２０ｋｅＶでドース量３．５ Ｘ １０１２ｃｍ−２
（１：、入し、砒素Ａｓを含んだＡ、ｒ雰囲気中で８５
０℃、１５分間のアニールを行い、ｎ型動作層Ｏ邊を形
成する。動作層の電子濃度はほぼ２ ｘ １０１７α−
３である。この動作層を含む基板上面全面にスペーサ用
薄膜としてまずＣＶＤ−８ｉ０２膜（ＩＨを約３０００
Ｘ被着し、更にホトレジスト膜（１’ｌを全面に塗付し
、次いでホトエッチにより長さ０．５７１ｙｎの窓を上
層薄膜に形成する。次に第３爾口に示すように、前記の
窓を通してＣＶＤ−８ｉ０２膜（＋８）をエツチングす
る。この際オーバーエツチングによりホトレジスト膜に
設けた窓よりも面積の大きな窓が下層薄膜に形成される
。次に第３図ハに示すように蒸着あるいはスパッタ等の
薄膜作製技術によりゲート電３５′ 極となる金属（尊′）をこれらの窓を通して被着させる
。このゲート電＾属は高温の熱処理のアニールをへても
、ショットキ特性が劣化しない金属でなければならない
。との例では、従来例と同様Ｔ ｉ／Ｗ金属を用いであ
る。この後ホトレジスト膜θ憧上に被着した余分ガミ極
金属をホトレジスト膜からリフトオフし、第３図工に示
すように下層のＳ ｉ０２のスペーサ用薄膜θ〜と、ゲ
ート電極０勺を残置する。次に残置した（’、ＶＤ−８
ｉ０□膜（１８）とゲート電極０粉をエツチングマスク
とし、両者の間隙（３１０）をを通して動作層（３２を
一部エッチング除去する。この間隙（３１０）の間隔は
第３図口の工程のオーバーエツチング量で最終的には決
定されるが、ＣＶＤ−８１０２膜ａ□□□の膜厚や膜：
、：質にも依存する。素子設計の際にはこれらの点を考
慮して下層の膜厚、膜質を決定し、オーバーエツチング
量によって最適な間隔を決定すればよい。なおその際間
隔をあまり広くとるのは自己整合形Ｍ Ｅ Ｓ Ｔｉ’
Ｅ Ｔ’の利点を損う結果となり好ましくない。後述
するエツチング量さとの兼ね合いもあるが、間隙（３１
０）の幅は十分なゲート耐圧が得られる範囲で、できる
だけ小さいほうがよい。本実施例では間隙（３１０）の
幅を約０３μｍとした。動作層Ｇつのエツチング深さが
浅い場合にはこの発明による効果が損われる上、エツチ
ングによる深さの制御が難しく実用的ではない。又動作
層Ｃ１２１の厚さの８〜９割も除去してｌ〜、１うと、
Ｍ Ｅ ８ Ｆ Ｆ Ｔとしての緒特性の劣化を招いて
しまい好ましくない。しかしこのような両極端の場合を
除けば、この発明の効果は十分に発揮される。動作層ｃ
ｌ′ＩＪのエツチング除去量については比較的大きな幅
が許される。実際には、動作層０乃の厚さと電子濃度、
ゲート電極の仕事関数等を考慮してエツチング量即ち深
さを決定すればよい。例えばノーマリオン型のＭＥＳＦ
ＥＴの場合は、ゲート電極を設けた時のゲートを極下の
ゼロバイアス空乏層の伸び幅程度を目安に除去すれば良
い。この実施例では約５００Ｘ動作層Ｇカを除去しであ
る。次に、ｃｖｎ−８１ｃ１２膜（１８１を除去し、ゲ
ート電極金属Ｃｌ５１をイオンマスクとし、て、第３図
ホに示すように８ｉ＋を加速エネルギー５０ｋｅＶでド
ース量Ｉ Ｘ １０１１０ｌ３’、同じ＜１２０ｋｅＶ
１ ｘ １０”ｃｒＩＬ−２，２５０ｋｅＶ ２ ｘ
１０”ｃｍ−２の多段注入を行いしかる後Ａｓを含ん
だＡｒ雰囲気中でｓｏｏ’ｃ、１５分間のアニールを行
って、ゲート電極ｔ３句に自己整合されたソース領域０
３）、ドレイン領域Ｃ１４）を形成する。最後に蒸着又
はスパッタ技術とホトエッチ技術により第３図へに示す
ようにソース電極（イ）とドレイン電極ｃ３７）を設け
ＭＥＳＦＥＴを完成する。なお、場合によっては動作層
Ｃ３２を形成するアニールは、ソース、ドレイン各領域
を形成するアニールと同時に行ってもよい。
程順にＨ号）、明する１、第３図イで、半絶縁性ＧａＡ
ｓ基板０１）にＳ１イオン（Ｓｉ＋）を加速エネルギ１
．２０ｋｅＶでドース量３．５ Ｘ １０１２ｃｍ−２
（１：、入し、砒素Ａｓを含んだＡ、ｒ雰囲気中で８５
０℃、１５分間のアニールを行い、ｎ型動作層Ｏ邊を形
成する。動作層の電子濃度はほぼ２ ｘ １０１７α−
３である。この動作層を含む基板上面全面にスペーサ用
薄膜としてまずＣＶＤ−８ｉ０２膜（ＩＨを約３０００
Ｘ被着し、更にホトレジスト膜（１’ｌを全面に塗付し
、次いでホトエッチにより長さ０．５７１ｙｎの窓を上
層薄膜に形成する。次に第３爾口に示すように、前記の
窓を通してＣＶＤ−８ｉ０２膜（＋８）をエツチングす
る。この際オーバーエツチングによりホトレジスト膜に
設けた窓よりも面積の大きな窓が下層薄膜に形成される
。次に第３図ハに示すように蒸着あるいはスパッタ等の
薄膜作製技術によりゲート電３５′ 極となる金属（尊′）をこれらの窓を通して被着させる
。このゲート電＾属は高温の熱処理のアニールをへても
、ショットキ特性が劣化しない金属でなければならない
。との例では、従来例と同様Ｔ ｉ／Ｗ金属を用いであ
る。この後ホトレジスト膜θ憧上に被着した余分ガミ極
金属をホトレジスト膜からリフトオフし、第３図工に示
すように下層のＳ ｉ０２のスペーサ用薄膜θ〜と、ゲ
ート電極０勺を残置する。次に残置した（’、ＶＤ−８
ｉ０□膜（１８）とゲート電極０粉をエツチングマスク
とし、両者の間隙（３１０）をを通して動作層（３２を
一部エッチング除去する。この間隙（３１０）の間隔は
第３図口の工程のオーバーエツチング量で最終的には決
定されるが、ＣＶＤ−８１０２膜ａ□□□の膜厚や膜：
、：質にも依存する。素子設計の際にはこれらの点を考
慮して下層の膜厚、膜質を決定し、オーバーエツチング
量によって最適な間隔を決定すればよい。なおその際間
隔をあまり広くとるのは自己整合形Ｍ Ｅ Ｓ Ｔｉ’
Ｅ Ｔ’の利点を損う結果となり好ましくない。後述
するエツチング量さとの兼ね合いもあるが、間隙（３１
０）の幅は十分なゲート耐圧が得られる範囲で、できる
だけ小さいほうがよい。本実施例では間隙（３１０）の
幅を約０３μｍとした。動作層Ｇつのエツチング深さが
浅い場合にはこの発明による効果が損われる上、エツチ
ングによる深さの制御が難しく実用的ではない。又動作
層Ｃ１２１の厚さの８〜９割も除去してｌ〜、１うと、
Ｍ Ｅ ８ Ｆ Ｆ Ｔとしての緒特性の劣化を招いて
しまい好ましくない。しかしこのような両極端の場合を
除けば、この発明の効果は十分に発揮される。動作層ｃ
ｌ′ＩＪのエツチング除去量については比較的大きな幅
が許される。実際には、動作層０乃の厚さと電子濃度、
ゲート電極の仕事関数等を考慮してエツチング量即ち深
さを決定すればよい。例えばノーマリオン型のＭＥＳＦ
ＥＴの場合は、ゲート電極を設けた時のゲートを極下の
ゼロバイアス空乏層の伸び幅程度を目安に除去すれば良
い。この実施例では約５００Ｘ動作層Ｇカを除去しであ
る。次に、ｃｖｎ−８１ｃ１２膜（１８１を除去し、ゲ
ート電極金属Ｃｌ５１をイオンマスクとし、て、第３図
ホに示すように８ｉ＋を加速エネルギー５０ｋｅＶでド
ース量Ｉ Ｘ １０１１０ｌ３’、同じ＜１２０ｋｅＶ
１ ｘ １０”ｃｒＩＬ−２，２５０ｋｅＶ ２ ｘ
１０”ｃｍ−２の多段注入を行いしかる後Ａｓを含ん
だＡｒ雰囲気中でｓｏｏ’ｃ、１５分間のアニールを行
って、ゲート電極ｔ３句に自己整合されたソース領域０
３）、ドレイン領域Ｃ１４）を形成する。最後に蒸着又
はスパッタ技術とホトエッチ技術により第３図へに示す
ようにソース電極（イ）とドレイン電極ｃ３７）を設け
ＭＥＳＦＥＴを完成する。なお、場合によっては動作層
Ｃ３２を形成するアニールは、ソース、ドレイン各領域
を形成するアニールと同時に行ってもよい。
上記実施例によって得られるＭＥＳＦＥＴのゲート耐圧
は１０〜１２Ｖと良好で、ソース抵抗も、ソース・ドレ
イン間隔４μｍ１ゲート長０５μｍで第１図に示したよ
うな従来構造のＭＥＳＦＥＴに比較して約】１５に、又
伝達コンダクタンスも２．５〜３倍に改善された。なお
この実施例では半導体層（３２１としてＧａＡ ｓを用
いであるが、ＧａＡｓの代シに他の半導体を用い、イオ
ン打込みの不純物もＳ＋ｌＣ限Ｌ゛コし、仙の不純物の
イオンを用いても良い。又スペーサ用薄膜としては例え
ば窒化珪Ｊ Ｓｉ Ｎ １酸化ケイ素Ｓ ｉ０２、ホト
レジストの三層を設けて実施してもよ／）シい。
は１０〜１２Ｖと良好で、ソース抵抗も、ソース・ドレ
イン間隔４μｍ１ゲート長０５μｍで第１図に示したよ
うな従来構造のＭＥＳＦＥＴに比較して約】１５に、又
伝達コンダクタンスも２．５〜３倍に改善された。なお
この実施例では半導体層（３２１としてＧａＡ ｓを用
いであるが、ＧａＡｓの代シに他の半導体を用い、イオ
ン打込みの不純物もＳ＋ｌＣ限Ｌ゛コし、仙の不純物の
イオンを用いても良い。又スペーサ用薄膜としては例え
ば窒化珪Ｊ Ｓｉ Ｎ １酸化ケイ素Ｓ ｉ０２、ホト
レジストの三層を設けて実施してもよ／）シい。
発明の効果
以上述べたようにこの発明によれば、ソース・ドレイン
間距離を他構造のＭ ＥＳ Ｆ ’Ｉ’ｉ： Ｔに較べ
大幅に短縮できる自己整合形Ｍ Ｅ Ｓ ＦＥ’Ｉ’の
長所をＬ員う事なく、従来の自己整合形Ｍ ＥＳ Ｉｉ
” Ｅ Ｔ’の難点であったゲート耐圧を容易に、かつ
再現性良く犬頓に向上させ、ソース、ドレイン両領域の
表面電子濃度を高くする事を可能にする。この為オーム
性接触を容易に得させ、接触抵抗を低減できる。更に従
来のＭＥＳＦＥＴ製造プロセスで要求されるようなマス
ク合せ精度も必要でないから生産性向上にも効果大であ
る。
間距離を他構造のＭ ＥＳ Ｆ ’Ｉ’ｉ： Ｔに較べ
大幅に短縮できる自己整合形Ｍ Ｅ Ｓ ＦＥ’Ｉ’の
長所をＬ員う事なく、従来の自己整合形Ｍ ＥＳ Ｉｉ
” Ｅ Ｔ’の難点であったゲート耐圧を容易に、かつ
再現性良く犬頓に向上させ、ソース、ドレイン両領域の
表面電子濃度を高くする事を可能にする。この為オーム
性接触を容易に得させ、接触抵抗を低減できる。更に従
来のＭＥＳＦＥＴ製造プロセスで要求されるようなマス
ク合せ精度も必要でないから生産性向上にも効果大であ
る。
第１図は従来のショットキバリア電界効果トランジスタ
の断面図、第２図イ乃至ハは、従来の自己整合形ＭＥＳ
ＦＥＴの製造方法で工程順に得られる生成品断面図、第
３図イ乃至へはこの発明の製造方法で工程順に得られる
生成品断面図である。 第３図で （３１）・・・半導体基板 （３カ・・・能動層（国
・−・スペーサ用下層薄）摸 θ９）・・スペーサ用上層薄膜 （３５’）・・・ゲート電＾属 Ｃ３１の・・・ゲート電極 代理人弁理士 井 上 −男 １・・。 Ｎ３２ 第２図 ４３２ 第３図
の断面図、第２図イ乃至ハは、従来の自己整合形ＭＥＳ
ＦＥＴの製造方法で工程順に得られる生成品断面図、第
３図イ乃至へはこの発明の製造方法で工程順に得られる
生成品断面図である。 第３図で （３１）・・・半導体基板 （３カ・・・能動層（国
・−・スペーサ用下層薄）摸 θ９）・・スペーサ用上層薄膜 （３５’）・・・ゲート電＾属 Ｃ３１の・・・ゲート電極 代理人弁理士 井 上 −男 １・・。 Ｎ３２ 第２図 ４３２ 第３図
Claims (1)
- １、 高比抵抗平滑体基板上に能動層を形成する工程と
、能動層の表面に異なるスペーサ用薄膜を少くとも二層
積層する二［程と、上層薄膜の所定位置に開孔を形成し
、開孔された上層薄膜をエツチングマスクとして下層薄
膜をオーバーエツチングし、上層薄膜開孔より大々る面
積の下層薄膜開孔を順次形成する工程と、前記スペーサ
用薄膜の上方からショットキ接合と々るゲート電極用金
属を被着させ露出している能動層の最上層スペーサ用薄
膜開孔に対応する範囲にゲート電極を形成する工程と、
上層のスペーサ用薄膜及び所望しないゲート電極用金属
を除去して能動層表面に下層スペーサ用薄膜を残置する
工程と、残置されたスペーサ用薄膜とゲート′電極とを
マスクとして前記半導体能動層の厚さの一部をエツチン
グ除去する工程と、前記半導体表面にある前記金属層を
イオンマスクとしてソース領域及びドレイン領域を形成
するイオン注入工程とを含むことを特徴とするショット
キバリア電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56190543A JPS5893290A (ja) | 1981-11-30 | 1981-11-30 | シヨツトキバリア電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56190543A JPS5893290A (ja) | 1981-11-30 | 1981-11-30 | シヨツトキバリア電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5893290A true JPS5893290A (ja) | 1983-06-02 |
Family
ID=16259828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56190543A Pending JPS5893290A (ja) | 1981-11-30 | 1981-11-30 | シヨツトキバリア電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5893290A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59171164A (ja) * | 1983-03-18 | 1984-09-27 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS59194475A (ja) * | 1983-04-18 | 1984-11-05 | Mitsubishi Electric Corp | 電界効果トランジスタ |
-
1981
- 1981-11-30 JP JP56190543A patent/JPS5893290A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59171164A (ja) * | 1983-03-18 | 1984-09-27 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS59194475A (ja) * | 1983-04-18 | 1984-11-05 | Mitsubishi Electric Corp | 電界効果トランジスタ |
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