JPS6037176A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はショットキーバリアゲート型電界効果トランジ
スタの製造方法に関し、特にゲート部とソースおよびド
レイン部との間隔を短かく自己整合方式で形成する電界
効果トランジスタの製造方法に関する。

ＧａＡｓ半導体は、Ｓｉに較べて５〜６倍と大きな電子
移動度を有し、この高速性に大きな特長があるために、
近年、超高速集積回路（ＩＣ）に応用する研究開発が活
発に行なわれている。このＧａＡｓＩＣの能動素子とし
ては、基本的に第１図に示すようにショットキーバリア
型電界効果トランジスタ（ＭＥＳＦＥＴ）が提案されて
いる。これは、プレーナ構造と呼ばれ、半絶縁性Ｇ　ａ
Ａ　ｓ基板４上にエピタキシャル成長やイオン注入によ
シ厚さ約０，２μｍのｎ形不純物からなる動物層５を形
成し、ホトレジスト膜を用いたリフトオフ法などによシ
ゲート電極１を形成し、マスクの位置合せをして同様な
り７トオ７法などによシソースおよびドレインのオーミ
ック性電極２，３を形成した比較的簡単な構造のもので
ある。

しかし、このようなプレーナ構造の製造方法では、オー
ミック性電極を形成するために目合せが必要である。目
合せ精度は最良の機器においても±０．５ｐｍぐらいで
あシ、実用機では±１．０ｐｍぐらいである。このよう
な目合せ装置を用いて製造するＭＥＳＦＥＴではオーミ
ック性電極とゲート電極との電極間隔を１．０μｍ以下
にすることは、実際上困難である。一方、ゲート電極間
のＧａＡ３動作層表面では、表面での結晶性の乱れや気
体の吸着などによシ第２図に示すように表面空乏層９が
発生し実効的な動作層が薄くなシ、オーミック性電極と
ゲート電極との電極間隔が長い場合には、ゲート・ソー
ス間の動作層抵抗（ソース直列抵抗）が増大して相互コ
ンダクタンスｇｍが著しく低下し、良好なＦＥＴ特性を
得ることが難しい。

そこで、目合せの問題を避けてソース直列抵抗を小さく
するために、種々の方法が提案されている。第３図はリ
セス構造と呼ばれるもので、動作Ｊ脅５を厚く形成し、
ホトレジストなどをマスクとしてゲート部を堀込み、ゲ
ート電極１をリフトオフ法などによシ自己整合的に形成
するものである。

この構造はゲート近傍外の動作層を厚くすることによシ
ンース直列抵抗を少なくしている。しかし、ゲート部を
湿式エツチングによシ掘込むためにＦＥ’Ｔのゲート遮
断電圧ｖＴのばらつきが大きくなシ、高集積回路には好
ましくない。第４図は知覚極間構造と呼ばれるもので、
ホトレジストをマスクにしてＡＩゲート電極１をサイド
エツチングによ）形成し、オーミック性電極ＡｕＧｅ　
２　、３をリフトオフによシ自己整合的に形成するもの
である。

この構造は電極間隔を０．５ｐｍまで狭めることは可能
であるが、これ以下は精度的に難かしい欠点がある。第
５図はオーミック性電極２，３下に高濃度にｎ形不純物
をイオン注入したｎ＋導電層６をゲート電極１に近ずけ
るように設けたものである。

しかし、ｎ　導電層６自体は再度の目合せによシ形成す
るため、表面空乏層の影響は第１図と同じでｓｂ、高集
積回路には実用的ではない。第６図は、ｎ形動作層５を
形成した後、高耐熱性ゲート電極１をマスクにイオン注
入してｎ　導電層６を自己整合的に形成し、オーミック
性電極２，３を設けたものである。この構造ではＧａＡ
ｓの高耐熱性ゲート電極ｌの微細加工が難かしい、また
、ｎ＋導電層６をイオン注入後、結晶性回復のために約
８００℃の熱処理が必要となるが、ゲート電極金属１が
ｎ形動作層５の中へ拡散してショットキー特性が悪くな
ること、ゲート遮断電圧ｖＴが変化しやすいことなどの
問題があった。

第７図（ａｌ〜（ｆ）は、高耐熱性ゲート金属を用いず
に第４図の応用としてｎ＋導電層を形成するものである
。（ａ）のように半絶縁性Ｇ　ａ　Ａ　ｓ基板４上Ｋｎ
形動作層５を形成し、（ｂ）のように保護膜１２として
プラズマ窒化膜０．１５μｍ、続いて高耐熱レジスト１
１を０．８μ〃１、スパッタ蒸着化膜１３を０．３μか
２によシ全面を覆い、ホトレジストをマスクに平行平板
ドライエツチングでＣＦ４＋Ｈ，ガスによシ高耐熱しジ
ス）ｌｌ’ｌ：でエツチングしてオーミック部を形成す
るための開口を設け、さらに残った酸化膜１３をマスク
に円筒形ドライエツチングで酸素ガスによシ高耐熱レジ
スト１１を数十穴サイドエツチングした後、残った酸化
膜１３をマスクにプラズマ窒化膜の保護膜を通してイオ
ン注入をすることによｐｎ　導電層６を形成し、（ｅ）
のようにスパッタ蒸着酸化膜１４厚さ０．３μｍによシ
全面を覆い、（ｄ）のようにバッファド弗酸液で軽く工
“ツチングすると高耐熱レジタ）１１の側壁についたス
パッタ蒸着酸化膜１４は弱いために速く溶けてなくなシ
、高耐熱レジストをはくシ液で溶してリフトオフすると
ゲート部となるゲート開口１５が生じ、プラズマ窒化膜
１２を保護膜として熱処理をすることによシ動作層５お
よびｎ＋導電層６の結晶性を回復し、（ｅ）のように円
筒型ドライエツチングでＣＦ４ガスによシ酸化膜１４を
マスクにプラズマ窒化膜１５をエツチングして動作層５
を露出させ、（ｆ）のようにゲート開口１５上にオーバ
ーレイのゲート電極１を、計導電層６上にソースおよび
ドレインのオーミック性電極２，３を形成してＭＥＳＦ
ＥＴを完成するものである。この製造方法はゲート金属
電極をイオン注入層の熱処理後に形成するため、ゲート
金属が動作層に拡散する問題はない。しかし、この製造
方法で問題になることは、高耐熱レジストに付着したス
パッタ蒸着酸化膜の結晶性が弱いことを利用してバッフ
ァド弗酸で溶してリフトオフしゲート開口１５を形成す
るが、ＦＥＴ特性上の要求される形状精度としてこのよ
うな選択性を利用した湿式エツチングでは再現性や加工
精度が悪く、安定な大量生産には適さないことである。

ゲート開口１５の精度として、保護ノ換イオン注入では
ｎ千尋電層の表面のキャリア濃度が高くなシ、ドレイン
耐電圧やＦＥＴ飽和特性が悪くなることを防ぐために酸
化膜１３をマスクに高耐熱性レジスト１１を数千Ｘサイ
ドエツチングしているが、ゲート開口１５の精度はこれ
以下である必要がある。しかし、このような結晶質の選
択性を利用した湿式エツチングでは、ゲート開口を正確
にしようとしてエツチング時間を短かくするとリフトオ
ンされない部分があ）、確実にリフトオンしようとして
エツチング時間を長くするとゲート開口が広が勺、最終
的なゲート長が長くなシ、ドレイン耐電圧やドレインコ
ンダクタンスが小さくなるなどの問題が生じる。さらに
、スパッタ蒸着酸化膜の角部における結晶膜質の境界は
マイクロクラック方向であシ、エツチングされたゲー゛
ト開口１５の壁面は垂直ではなく斜めになる。この酸化
膜のゲート開口をマスクに下のプラズマ窒化膜を円筒型
ドライエツチングによシ等方的にエツチングすると、酸
化膜自身もエツチングされて広がシ、プラズマ窒化膜の
ゲート開口は広くなる。さらにまた、ゲート開口にプラ
ズマ窒化膜が確実に残らないようにしようとしてエツチ
ング時間を長くすると、サイドエツチングされてまたゲ
ート開口は広くなる。このように工程を追うごとにゲー
ト開口は広くなると同時にゲート長のばらつきも大きく
なっていく。この結果、最終的なＦＥＴ特性としてもば
らつきが大きくなシ、このような製造方法を高集積回路
に適用しても素子特性の整合が悪いために希望する良好
な回路特性を得ることができない。

本発明の目的は、表面空乏層の影響がなく、ゲート遮断
電圧が均一である良好なＭＥＳＦＥＴを得るために、ゲ
ート金属が動作層中へ拡散することがなく、ゲート電極
の近傍までソースおよびドレイン部となる高濃度ｎ千尋
電層を高精度に再現性よく自己整合的に形成する電界効
果トランジスタの製造方法を提供することにある。

本発明によれば半導体基板上に電界効果トランジスタ部
となる不純物層を形成する工程と、該不純物層上にゲー
ト形状を決めるためのゲートパターンを形成する工程と
、該ゲートパターンに側壁を付加する工程と、イオン注
入によシ前記ゲートパターンおよび該側壁をマスクとし
て前記不純物層に高濃度不純物層を形成する工程と、前
記半導体基板の全面を被覆膜で覆う工程と、熱処理によ
シ前記高濃度不純物層の結晶性を回復する工程と、前記
ゲートパターン上部の前記被覆膜を除去する工程と、前
記ゲートパターンを除去し前記被覆膜にゲート開口を設
ける工程と、該ゲート開口にゲート電極を形成する工程
を有することを特徴とする電界効果トランジスタの製造
方法が得られる。

次に本発明を実施例によシ説明する。第８図ｆａｌ〜（
ｈ）が本発明の主要製造工程を説りｊするための図であ
る。

（ａ）のように高抵抗ＧａＡｓ基板上４上にホトレジス
トパターンをマスクとしてＳｔ”イオンを加速電圧５０
ｋｅＶ、ドーズ量１．５Ｘ１０１２ａｓ−２でイオン注
入しｎ形動作層５を形成し、この基板４上にシリコン酸
化膜を１．０μｍ気相成長し、ホトレジストパターンを
マスクとして平行電極型ドライエツチングによシ酸化膜
をエツチングし、ゲート長ＬＯｐｍのゲートパターン２
１およびＦＥＴ周辺部を覆うマスク２２を形成し、（ｂ
）のように厚さ０６１５μｍのプラズマシリコン窒化膜
２３で全面を憶うとゲートパターン２１の側面にも同じ
膜厚が付着しておシ、（ｅ）のように平行電極型ドライ
エツチングによシプラズマ窒化膜２３の膜厚分を垂直に
エツチング除去すると、ゲートパターン２１の脇にプラ
ズマ窒化膜の側壁２３が残シ、ゲートパターン２１およ
び側壁２３をマスクとし、Ｓ！　イオンを加速電圧１３
０ｋｅＶ、ドーズ量７Ｘ１０”ロー２でイオン注入しズ
高濃度導電層６を形成し、（ｄ）のように厚さ０４ｐｍ
のプラズマ窒化膜２４で全面を覆い、水素中で８００℃
２０分間の熱処理によシ動作層５および高濃度導電層６
の結晶性を回復し、（ｅ）のようにホトレジスト膜２６
を厚さ１．０μｍ塗布し１８０℃３０分間乾燥すると、
ホトレジスト膜２６の表面は平滑になり、ゲートパター
ン２１上のホトレジスト膜２６は薄くなシ、（ｆ）のよ
うに平行電極型ドライエツチングによυＣＦ、ガスを用
いて全面をエツチングしゲートパターン２１を露出させ
、（ｇ）のように残ったホトレジスト膜２６をはくシ液
で除去し、バッファド弗酸液によシ酸化ｊ良のゲートパ
ターン２１を選択的に除去してゲート開口２５を形成し
、（ｈ）のようにアルミニウムを全面に蒸着しホトレジ
ストパターンをマスクにエツチングしてアルミニウムの
ゲート電極１を形成し、高濃度導電層６上に開口がある
ホトレジストパターンをマスクにプラズマ窒化膜２４を
エツチング除去し、オーミック性金属ＡｕＧｅ　−Ｐ　
ｔを蒸着し、ホトレジスト膜を溶してリフトオフし、水
素中で４８０℃５分間の熱処理をしてＡ　ｕＧ　ｅを高
濃度導電）’ｆｉ６に拡散させることによシソースおよ
びドレインのオーミック性電極２，３が形成され、Ｇａ
ＡｓＭＥＳＦＥＴが完成する。

実施例ではゲートパターン２１にシリコン酸化膜、被覆
膜２３．２４にプラズマシリコン窒化膜を用いたが、こ
れに限ったことはなく、酸化アルミニウム、−酸化シリ
コン、二酸化シリコン、酸化モリブテン、酸化チタン、
酸化タングステン、窒化アルミニウム、窒化シリコン、
窒化モリブデン。

窒化チタン、窒化タングステンなどの絶縁膜を組合せる
ことも可能である。また、プラズマ窒化膜だけでアンモ
ニアの組成比を変えるだけでもよく、ゲートパターンに
はアンモニアを多くしてバッファド弗酸液に溶けやすく
し、被覆ＪＩＱにはアンモニアを少なくしてシリコンを
多くし溶けにくくする。

また、被覆膜２３の上部を除去してゲートパターン２１
を露出させるため、レジストを塗布して全面をエツチン
グしたが、研摩によシ１に出させてもよい。

また、ショットキーバリアゲート型ＦＥＴの製造方法と
して説明してきたが、ｎ形動作層にゲート開口からＢｅ
、　Ｍｇ、　Ｚｎ　などのｐ形不純物をイオン注入もし
くは拡散させてゲート部としたｐｎ接合による接合ゲー
ト型ＦＥＴとしてもよい。

上記のような本発明によれば、始めに形成した壁面が垂
直なゲートパターンを被覆膜にゲート開口として反転し
た形状に変換し、壁面の垂直なゲートを保持したまま結
晶性を回復する熱処理をし、再度このゲート開口をゲー
ト金属で埋めることによシゲートパターンと同一なゲー
ト形状を再現することができる。始めに形成したゲート
パターン・によシゲート電極のゲート長が決まるため、
ショットキー特性やＦＥＴ特性の良好なＭＥＳＦＥＴを
再現性よく安定に生産することが可能となる。そして、
結晶を回復させる熱処理後にゲート電極を形成するため
、ゲート金属が動作層に拡散し、ゲートショットキー特
性が悪くな）ゲート遮断電圧ｖＴが変動してばらつきが
大きくなるなどの問題が生じることはない。ゲート金属
としても高耐熱性である必要はなく、一般的なアルミニ
ウム、チタン、クロムなどを利用することが可能である
。

このようにゲート電極に対してソースおよびドレイン部
が自己些合的に形成された実施例のＭＥＳＦＥＴ（ＤＱ
Ｉ性としては、ゲート幅１０ｐｍ、ゲート長１．０ＰＭ
において、ゲート遮断電圧ＶＴは平均値＋〇、０９４Ｖ
、標準偏差０．０３４Ｖであシ、相互コンダクタンスｇ
ｍが２．６ｍＳと良好な結果を得た。

従来の第４図のようなゲート幅１０μ７〃、ゲート長１
．０ｐｍの知覚極間構造ではｇｍは０．８ｍＳであシ、
第１図のように目合せ形成した電極間隔１．５μｍのも
のではｇｍは０．２ｍＳ以下であシ、ドレイン電流がま
ったく流れないものもあった。このように従来のＭＫＳ
ＦＥＴの特性との比較からも本発明の効果は明らかであ
る。

【図面の簡単な説明】

第１図は従来の最も基本的なブレーナ構造のショットキ
ーパリアゲート型電界効果トランジスタ（ＭＥＳＦＥＴ
）の断面図であル、第２図はこのグレ−す構造ＭＥＳＦ
ＥＴのＧ　ａＡ　ｓ動作層の表面に表面空乏層が発生し
ている状態を示しである。第３図はゲート部を堀込んだ
リセス構造のＭＥＳＦＥＴであシ、第４図はソースおよ
びドレイン金属電極をゲート電極に接近させた煙量極間
構造のＭＥＳＦＥＴであシ、第５図は目合せによる計導
電層があるプレーナ構造のＭＥＳＦＥＴであシ、第６図
は高耐熱性ゲート電極をマスクにして自己整合的に層導
電層を設けたものであシ、第７図（ａ）〜（ｆ）は高耐
熱性ゲート金属を用いずに第４図を応用してｎ＋導電層
を設けるＭＥＳＦＥＴの製造方法を説明するための図で
ある。第８図（ａ）〜（ｈ）は本発明の製造方法を説明
するための図である。 図において１はゲート電極、２はソース電極、３はドレ
イン電極、４は高抵抗Ｇ　ａＡ　ｓ基板、５はｎ形動作
層、６は高濃度導電層、９は表面空乏層、１１は高耐熱
性レジスト、１２はプラズマ窒化膜、１３．１４はスパ
ッタ蒸着酸化膜、１５はゲート開口、２１はゲートパタ
ーン、２２はＦＥＴ周辺部マスク、２３は側壁、２４は
被覆膜、２５はゲート開口、２６はレジスト膜である。 オ　１　図　オ　４　図 第２図　第５図 第３図　第６図 オフ図 （０）（ｄ） オ８ （ａ） ２ス （ｂ） （ｄ） （ｅ） （ｆ） （９）

Claims (1)

【特許請求の範囲】
1. 半導体基板上に電界効果トランジスタ部となる不純物層
   を形成する工程と、該不純物層上にゲート形状を決める
   ためのゲートパターンを形成する工程と、該ゲートパタ
   ーンに側壁を付加する工程と、イオン注入によシ前記ゲ
   ートパターンおよび該側壁をマスクとして前記不純物層
   に高濃度不純物層を形成する工程と、前記半導体基板の
   全面を被覆膜で覆う工程と、熱処理にょ）前記高濃度不
   純物層の結晶性を回復する工程と、前記ゲートパターン
   上部の前記被覆膜を除去する工程と、前記ゲートパター
   ンを除去し前記被覆膜にゲート開口を設ける工程と、該
   ゲート開口にゲート電極を形成する工程を有することを
   特徴とする電界効果トランジスタの製造方法。