JPS6086870A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はショットキーバリアゲート型電界効果トランジ
スタの製造方法に関し、特にゲート部とソースおよびド
レイン部との間隔を短かく自己整合方式で形成する電界
効果トランジスタの製造方法に関する。

ＧａＡｓ半導体は、８ｉに較べて５〜６倍と大きな電子
移動度を有し、この高速性に大きな特長があるために１
近年、超高速集積回路（ＩＣ）に応用する研究開発が活
発に行なわれている。このＧａＡｓＩＣの能動素子とし
ては、基本的に第１図に示すようにショットキーバリア
型電界効果トランジスタ（ＭＥ８ＦＥＴ　）が提案され
ている。これはプレーナ構造と呼ばれ、半絶縁性ＧａＡ
ｓ基板４上にエピタキシャル成長やイオン注入により厚
さ約０，２μｍのｎ型不純物からなる動作層５を形成し
、ホトレジスト膜を用いたリフトオフ法などによシゲー
ト電極１を形成し、マスクの位置合せをして同様なリフ
トオフ法などによりソースおよびドレインのオーミック
電極２，３を形成した比較的単な構造のものである。

しかし、このようなプレーナ構造の製造方法では、オー
ミック電極を形成するために目合せが必要である。目合
せ精度は最良の機器においても±０．５μｍぐらいであ
シ、実用機では±１．０μｍぐらいである。このような
目合せ装置を用いて製造するＭＢＳＦＢＴではオーミッ
ク電極とゲート電極との電極間隔を１．０μｍ以下にす
ることは、実際上困難である。一方、ゲート電極間のＧ
ａＡｓ動作層表面では、表面での結晶性の乱れや気体の
吸着などによシ第２図に示すように表面空乏層９が発生
し実効的な動作層が薄くなシ、オーミック電極とゲート
電極との電極間隔が長い場合には、ゲート・ソース間の
動作層抵抗（ソース直列抵抗）が増大して相互コンダク
タンスｇｍが著しく低下し、良好なＦＥＴ特性を得るこ
とが難しい。

そζで、目合せの問題を避けてソース直列抵抗を小さく
するために、種々の方法が提案されている。第３図はリ
セス構造と呼ばれるもので、動作層５を厚く形成し、ホ
トレジストなどをマスクとしてゲート部を埋込み、ゲー
ト電極１をり７トオフ法などによシ自己整合的に形成す
るものである。

この構造はゲート近傍外の動作層を厚くすることによシ
ソース直列抵抗を少なくしている。しかしゲート部を湿
式エツチングにょシ堀込むためにＩＴのゲート遮断電圧
ｖＴのばらつきが大きくなり、高集積回路には好ましく
ない。第４図は短電極間構造と呼ばれるもので、−ホト
レジストをマスクにこて人ｌゲート電極１をサイド−・
チングにょシ形成し、オーミック電極ＡｕＧｅ　２．　
３をリフトオフによシ自己整合的に形成するものである
。この構造は電極間隔を０．４μｒｎまで狭めることは
可能であるが、これ以下は精度的に難かしい欠点がある
。

第５図はオーミック電極２，３下に高濃度にｎ形不純物
をイオン注入したｎ千尋電層６をゲート電極１に近ずけ
るように設けたものである。しかし、ｎ千尋電層６自体
は再度の目合せにょシ形成するため、表面空乏層の影響
は第１図と同じであシ、高集積回路には実用的ではない
。第６図は、ｎ形動作層５を形成した後、高耐熱性ゲー
ト電極１をマスクにイオン注入してｎ千尋電層６を自己
整合的に形成し、オーミック電極２，３を設けたもので
ある。この構造ではＧａ　Ａ　ａの高耐熱性ゲート電極
１の微細加工が離かしい、また、ｎ千尋電層６をイオン
注入後、結晶性回復のために約８０θ℃の熱処理が必要
となるが、ゲート電極金属１がｎ形動作層５の中へ拡散
してシミツトキー特性が悪くなること、ゲート遮断電圧
７丁が変化しやすいことなどの問題があった。

第７図（、）〜（ｒ）は、高耐熱性ゲート金属を用いず
に第４図の応用としてｎ千尋電層を形成するものである
。

（、）のように牛絶縁性Ｇ　ａ　Ａ　ｓ基板４上にｎ形
動作層５を形成し、（ｂ）のように保護膜１２としてプ
ラズマ窒化膜０．１５μｍ１続いて高耐熱レジスト１１
を０．８μｍ１スパツタ蒸着酸化膜１３を０．３μｍに
ょシ全面を覆い、ホトレジストをマスクに平行平板ドラ
イエツチングでＣＦ４＋　Ｈ，ガスによシ高耐熱レジス
ト１１までエツチングしてオーミック部を形成するだめ
の開口を設け、さらに残った酸化膜１３をマスクに円筒
形ドライエツチングで酸素ガスによシ高耐熱レジスト１
１を数千芙サイドエツチングした鍬、残った酸化膜１３
をマスクにプラズマ窒化膜の保護膜を通してイオン注入
をすることによＪ）ｎ千尋電層６を形成し、（Ｃ）のよ
うにスパッタ蒸着酸化膜１４厚さ０．３μｍによシ全面
を覆い、（ｄ）のようにバッンアド弗酸液で魁くエツチ
ングすると高耐熱レジスト１１の側壁についたスパッタ
蒸着酸化膜１４は弱いために速く溶けてなくなシ、高耐
熱レジストをはくシ液で溶してリフトオフするとゲート
部となるゲート開口１５が生じ、プラズマ窒化膜１２を
保護膜として熱処理をすることによシ動作層５およびｎ
千尋電層６の結晶性を回復し、（ｅ）のように円筒塵ド
ライエツチングでＧＦ４ガスによシ酸化膜１４をマスク
にプラズマ窒化膜１５をエツチングして動作層５を露出
させ、（ｆ）のようにゲート開口１５上にオーバーレイ
のゲート電極１を、ｎ千尋電層６上にソースおよびドレ
インのオーミック電極２，３を形成してＭＢＳＦＢＴを
完成するものである。この製造方法はゲート金属電極を
イオン注入層の熱処理後に形成するため、ゲート金属が
動作層に拡散する問題はない。しかし、この製造方法で
問題になることは、高耐熱レジストに付着したスパッタ
蒸着酸化膜の結晶性が弱いことを利用してバッファド弗
酸で溶してリフトオンしゲート開口１５を形成するが、
ＩＴ特性上の要求される形状精度としてこのような選択
性を利用した湿式エツチングでは再現性や加工精度が悪
く、安定な大量生産には適さない仁とである。

ゲート開口１５の精度として、保護膜イオン注入ではれ
千尋電層の表面のキャリア濃度が高くなシ、ドレイン耐
電圧やＦＥＴ飽和特性が悪くなることを防ぐために酸化
膜１３をマスクに高耐熱性レジスト１１を数千又サイド
エツチングしているが、ゲート開口１５の精度はこれ以
下である必要がある。

しかし、このような結晶質の選択性を利用した湿式エツ
チングでは、ゲート開口を正確にしようとしてエツチン
グ時間を短かくするとリフトオフされない部分がアシ、
確実にリフトオフしようとしてエツチング時間を長くす
るとゲート開口が広がり、最終的なゲー、ト長が長くな
シ、ドレイン耐電圧やドレインコンダクタンスが小さく
なるなどの問題が生じる。さらに、スパッタ蒸着酸化膜
の角部における結晶膜質の境界はマイクロクラック方向
であシ、エツチングされたゲート開口１５の壁面は垂直
ではなく斜めになる。この酸化膜のゲート開口をマスク
に下のプラズマ窒化膜を円筒型ドライエツチングによシ
等方的にエツチングすると、酸化膜自身もエツチングさ
れて広がシ、プラズマ窒化膜のゲート開口は広くなる。

さらにまた、ゲート開口にプラズマ窒化膜が確実に残ら
ないようにしようとしてエツチング時間を長くすると、
サイドエツチングされてまたゲート開口は広くなる。

このように工程を追うごとにゲート開口は広くなると同
時にゲート長のばらつきも大きくなっている。この結果
、最終的なＦＦ１Ｔ特性としてもばらつきが大きくなシ
、このような製造方法を高集積回路に適用しても素子特
性の整合が悪いために希望する良好な回路特性を得るこ
とができない。

本発明の目的は、表面空乏層の影響がなく、ゲート遮断
電圧が均一である良好なＭＥＳＦＩＩ）Ｔを得るために
、ゲート金属が動作層中へ拡散することがなく、ゲート
電極の近傍までソースおよびドレイン部となる高濃度ｎ
千尋電層を高精度に再現性よく自己整合的に形成する電
界効果トランジスタの製造方法を提供することにある。

本発明によれば、半導体基板上に電界効果トランジスタ
部となる不純物層を形成する工程と、該不純物層上にゲ
ート形状を決めるための第１のパターンおよび該第１の
パターンより面積の大きい第２のパターンを該第１のパ
ターン上に積み上げて形成する工程と、該第２のパター
ンをマスクとしてイオン注入によシ前記不純物層に高濃
度不純物層を形成する工程と、熱処理によシ前記高濃度
不純物層の結晶性を回復する工程と、被覆膜で全面を覆
い前記第１のパターン上部の該被覆膜を除去する工程と
、前記第１のパターンを除去し前記被覆膜にゲート開口
を設ける工程と、前記ゲート開口にゲート電極を形成す
る工程を有することを特徴とする電界効果トランジスタ
の製造方法が得られる。

次に本発明を実施例によシ説明する。第８図（、）〜（
ｈ）が本発明の製造工程を説明するための図である。

（ａ）のように高抵抗Ｇ　ａ　Ａ　ｓ基板４上にホトレ
ジストパターンをマスクとして８ｉ＋イオンを加速電圧
５０　ＫｅＶ、ドーズ量１．６５　Ｘ　１０１２ｃｍ−
でイオン注入しｎ形動作層５を形成し、（ｂ）のように
シリコン酸化膜２１を厚さ０．６μｍ気相成長し、プラ
ズマシリコン窒化膜２２を厚さ０．３μｍ成長し、ホト
レジストパターンをマスクとしてＣＦ、ガスを用いた平
行電極型ドライエツチングによりｎ形動作層５の上にゲ
ート部となるゲート長１．５μｍのパターン２１および
ｎ形動作層の周辺部を覆うパターン２２を形成し、（Ｃ
）のように弗酸と弗化アンモニウム水からなるバッファ
ド弗酸液によシプラズマ窒化膜２２下の酸化膜２１を０
．２５μｍサイドエツチングし、ゲート長１．０μｍの
酸化膜のゲートパターン２１を形成し、プラズマ窒化膜
２２をマスクとしてＳｌイオンを加速電圧１３０ＫｅＶ
、ドーズ量７Ｘ１０″Ｓ♂でイオン注入して高濃度導電
層６を形成し、（ｄ）のようにアニール保護膜として厚
さ０．２μｍのプラズマ窒化膜２３で全面を覆い、水素
中で８００℃２０分間の熱処理によシ動作層５および高
濃度導電層６の結晶性を回復し、（ｅ）のように被覆膜
として厚さ０．３μｍのプラズマ窒化膜２３で再び全面
を覆い、ホトレジスト膜２４を厚さ１．０μｍ塗布し１
８０’Ｃ３０分で乾燥すると、ホトレジスト族２４の表
面は平滑になシ、ゲートパターン２１上のホトレジスト
膜２４紘薄くなり％（ｆ＞のようにＣＦ４ガスを用いた
平行電極型ドライエツチングにょシ全面をエツチングし
、酸化膜のゲートパターン２１を露出させ、（ｇ）（７
）ように残ったホトレジスト膜２４をはくシ液で除去し
、バックアト弗酸液で酸化膜のゲートパターン２１を選
択的に除去してプラズマ窒化膜２３にゲート開口を設け
、（ｈ）のようにアルミニウムを全面に蒸着しホトレジ
ストパターンをマスクにエツチングしてアルミニウムの
ゲート電極１を形成し、高濃度導電層６上に開口がある
ホトレジストパターンをマスクにプラズマ窒化膜２３を
エツチング除去し、オーミック金属ＡｕＧｅ−Ｐｔを蒸
着し、ホトレジストパターンを溶してリフトオンし、水
素中で４８０℃５分間の熱処理によｐ　ＡｕＧｅを高濃
度導電層６に拡散させることによシソースおよびドレイ
ンのオーミック電極２，３が形成され、ＧａＡｓ　ＭＩ
ＳＦＥＴが完成する。

バックアト弗酸液によるプラズマ窒化膜ｏエツチング速
度は酸化膜の１／２０以下であシ、プラズマ窒化膜の形
状の変化は問題にならない。また、バッファド弗酸液に
よるシリコン酸化膜のサイドエツチングの均一性はよく
、エツチング時間でエツチング量を制御することができ
る。

実施例ではゲートパターン２１にシリコン酸化膜、ｎ＋
の注入マスク２２、被覆膜２３にプラズマ窒化膜を用い
たがこれに限ったことはない。

ゲートパターン２１およびアニールするときの保護膜２
３としては、８００℃の熱処理でＧ　ａ　Ａ　ｓと反応
しないものであればよく、酸化アルミニウム、−酸化シ
リコン、二酸化シリコン、酸化チタンなどの酸化物、窒
化アルミニウム、窒化シリコン、窒化ホウ素、窒化ガリ
ウムなどの窒化物を用いてもよい。ｎ十注入マスク２２
は８００℃の熱処理前に除去してもよいため、酸化物や
窒化物などの絶縁膜以外に金属や有機樹脂を用いてもよ
い。

イオン注入後の結晶性を回復する熱処理方法（アニール
方法）として実施例ではキャップアニールと呼ばれる保
護膜で半導体結晶表面を覆って結晶成分の蒸発を防ぐ熱
処理方法を示したが、このようなキャップアニールに限
ったことはなく、キャップレスアニールと呼ばれる保護
膜を用いない熱処理方法であってもよい。Ａ８圧力を制
御するキャップレスアニール方法として、Ｈ！ガスにＡ
ｓＨ３ガスを分圧数十ｍ　ｔ　ｏ　ｒ　ｒ加えて８５０
℃６０分間熱処理する方法、Ａ８を含む溶は九〇ａにＧ
ａＡｓ基板表面を接触させて熱処理する方法などであっ
てもよい。

また、短時間に急速加熱して結晶成分の蒸発や再分布を
防ぐ短時間アニールとして、電子ビームやレーザビーム
などをＧａＡｓ表面に照射する熱処理方法、ＧａＡｍ表
面を８ｉ基板やＧａＡｓ基板で覆って赤外線ヒータやカ
ーボンヒータなどによシ熱処理する方法であってもよい
。

また、被覆膜２３の上部を除去してゲートパターン２１
を露出させるため、レジストを塗布して全面をエツチン
グしたが、研摩によシ露出させてもよい。

また、ショットキーバリアゲート型Ｆ′ＥＴの製造方法
として説明してきたが、ｎ形動作層にゲート開口２５か
らＢｅ　、　Ｍｇ　、　Ｚｎなどのｐ形不純物をイオン
注入もしくは拡散させてゲート部としたｐｎ接合による
接合ゲート型ＦＩＴとしてもよい。

上記のような本発明によれば、始めに形成した壁面が垂
直なゲートパターンを被覆膜にゲート開口として反転し
た形状に変換し、壁面の垂直なゲートを保持したまま結
晶性を回復する熱処理をし、再度このゲート開口をゲー
ト金属で埋めるととＫよシゲートパターンと同一なゲー
ト形状を再現することができる。

始めに形成したゲートパターンによシゲート電極のゲー
ト長が決まるため、ショットキー特性やＦＥＴ特性の良
好なＭＢＳＦＥＴを再現性よく安定に生産することが可
能となる。そして、結晶を回復させる熱処理後にゲート
電極を形成するため、ゲート金属が動作層に拡散し、ゲ
ートショットキー特性が悪くなシゲート遮断電圧■↑が
変動してばらつきが大きくなるなどの問題が生じること
はない。

ゲート金属としても高耐熱性である必要はなく、一般的
なアルミニウム、チタン、クロムなどを利用することが
可能である。

このようにゲー）１１極に対してソースおよびドレイン
部が自己整合的に形成された実施例のＭＢＳＦＥＴの特
性としては、ゲート幅′１０μｍ１ゲート長１．０μｍ
において、ゲート遮断電圧■７は平均値＋０．０９４Ｖ
　、標準偏差０．０８４Ｖテあシ、相互コンダクタンス
ｇｍが２．６ｍＳと良好な結果を得た。従来の第４図の
ようなゲート幅１０μｍ１ゲート長１．０μｍの短観極
間構造ではｇｍは０．８　ｍｓであシ、第１図のように
目合せ形成した電極間隔１．５μｍのものではｇｍは０
．２　ｍ８以下でアシ、ドレイン電流がまったく流れな
いものもあった。このように従来のＭＢＳＦＥＴの特性
との比較からも本発明の効果は明らかである。

【図面の簡単な説明】

第１図は従来の最も基本的なプレーナ構造のショットキ
ーバリアゲート型電界効果トランジスタ（Ｍｇ５ｐＢＴ
）の断面図であり、第２図はこのプレーナ構造ＭＥＳＦ
ＥＴのＧａ　Ａ　ａ動作層の表面に表面空乏層が発生し
ている状態を示しである。第３図はゲート部を掘込んだ
リセス構造のＭＢＳＦＥＴであシ、第４図はソースおよ
びドレイン金属電極をゲート電極に接近させた短観極間
構造のＭＥＳＦＥＴであシ、第５図は目合せによるｎ千
尋電層があるプレーナ構造のＭＥＳＦＥＴであシ、第６
図は高耐熱性ゲート電極をマスクにして自己整合的にｎ
千尋電層を設けたものであシ、第７図（、）〜（ｆ）は
高耐熱性ゲート金属を用いずに第４図を応用してｎ千尋
電層を設けるＭＢＳＦＥＴの製造方法を説明するための
図である。第８図（、）〜（ｈ）は本発明の製造方法を
説明するための図である。 図において、１はゲート電極、２はソース電極、３はド
レイン電極、４は高抵抗ＧａＡｓ基板、５はｎ形動作層
、６は高濃度導電層、９は表面空乏層、１１は高耐熱性
レジスト、１２はプラズマ窒化膜、１３．１４はスパッ
タ蒸着酸化膜、１５はゲート開口、２１はゲートパター
ン、２２は高濃度導電層のイオン注入マスク、２３は保
護膜、２４は被覆膜、２５はゲート開口、２６はレジス
トである。 第１図　第４図 オア図 （ａ）　（ｄ） オ　８ へ （ａ） ２ （ｂ） （ｄ） （ｅ） （ｆ） （９）

Claims (1)

【特許請求の範囲】
1. 半導体基板上に電界効果トランジスタ部となる不純物層
   を形成する工程と、該不純物層上にゲート形状を決める
   ための第１のパターンおよび該第１のパターンよ多面積
   の大きい第２のパターンを該第１のパターン上に積み上
   げて形成する工程と、該第２のパターンをマスクとして
   イオン注入により前記不純物層に高濃度不純物層を形成
   する工程と、熱処理によシ前記高濃度不純物層の結晶性
   を回復する工程と、被覆膜で全面を覆い前記第１のパタ
   ーン上部の該被覆膜を除去する工程と、前記第１のパタ
   ーンを除去し前記被覆膜にゲート開口を設ける工程と、
   前記ゲート開口にゲート電極を形成する工程を有するこ
   とを特徴とする電界効果トランジスタの製造方法。