JPS59127875A - シヨツトキ−バリアゲ−ト型電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はゲート部とソースおよびドレイン部との間隔を
短かく自己整合方式で形成するショットキーバリアゲー
ト型電界効果トランジスタの製造方法に関する。

ＧａＡ　ｓ半導体は、Ｓｉに較べて５〜６倍と大きな電
子移動度を有し、この高速性に大きな特長カブあるため
に、近年、超為速集積回路（ＩＣ）に応用する研究開発
が活発に行なわれている。このＧａＡｓＩＣの能ｉ素子
としては、基本的に第１図に示すようにショットキーバ
リア型電界効果トランジスタ（ＭＢＳＦＥＴ）が提供さ
れている。これは、プレーナ構造と呼ばれ、半絶縁性Ｇ
ａＡｓ基板４上にエピタキシャル成長やイオン注入によ
り厚さ約０２μｍのｎ形不純物からなる動作層５を形成
し、ホトレジスト膜を用いたリフトオフ法などによりゲ
ート電極１を形成し、マスクの位置合せをして同様々リ
フトオフ法などによりソースおよびドレインのオーミッ
ク性篭極２，３を形成した比較的簡単な構造のものであ
る。

しかし、このようガプレーナ構造の製造方法では、オー
ミック性電極を形成するために目合せが必要である。目
合ぜ精度は最良の機器においても±０５μｍぐらいであ
シ、実用機では±１．０μｍぐらいである。このよう々
目金せ装置を用いて製造１゛。

るＭＥＳＦＥＴではオーミック性電極とゲート電極との
電極間隔を１．０μｍ以下にすることは、実際上ゲ 困難である。一方、（−ト電極間のＧ　ａ　Ａ　ｓ動作
層表面では、表面での結晶性の乱れや気体の吸着々どに
より第２図に′示すように表面空乏層９が発生し実効的
な動作層が薄くなシ、オーミック性電極とゲート電極と
の電極間隔が長い場合には、ゲート・ソース間の動作層
抵抗（ソース直列抵抗）が増大して相互コンダクタンス
９ｍが著しく低下し、良好なＰＥＴ特性を得ることが離
しい。

そこで、目合せの問題を避けてソース直列抵抗を小さく
するために、種々の方法が提案されている。第３図はリ
セス構造と呼ばれるもので、動作１値５を厚く形成し、
ホトレジストなどをマスクとしてゲート部を堀込み、ゲ
ート電極１をリフトオフ法などにより自己整合的に形成
するものである。

この構造はゲート近傍外の動作層を厚くすること　　　
□によりソース直列抵抗を少すくシている。しか１２、
ゲート部を湿式エツチングにより掘り込むためにＦＥＴ
のゲート遮断電圧Ｖｐのばらつきが太きくなシ、高集積
回路には好ましくない。第４図は短筒極間構造と呼ばれ
るもので、ホトレジストをマスクにしてＡ！ゲーｉｔｔ
極１をサイドエツチングにより形成し、オーミック性電
極Ａｕ０ｅ　２，３をリフトオフにより自己整合的に形
成するものである。との構造は電極間隔を０．５μｍま
で狭めることは可能であるが、これ以下は精度的に難か
しい欠点がある。

第５図はオーミック性′ｗ７Ｌ極２，３下に菌濃度にｎ
形不純物をイオン注入したｎ＋導電層６をゲート電極１
に近ずけるように設けたものである。しかし、ｎ千尋電
層６自体は再度の目合せにより形成するため、表面空乏
層の影響は第１図と同じであり、高集積回路には実用的
ではない。第６図は、ｎ形動作置５を形成した後、高耐
熱性ゲート電極１をマスクにイオン注入して計導電層６
を自己整合的に形成し、オーミック性電極２，３を設け
たものである。この構造ではＧａＡｓ上の高耐熱性ゲー
ト霜；極１の微細加工が難かしい。またｎ千尋′亀層６
をイオン注入後、結晶性回復のために約８００℃の熱処
理が必要となるが、ゲート電極金属１がｎ形動作ノー５
の中へ拡散してショットキー特性が悪くなること、ゲー
ト遮断電圧Ｖｐが変化しやすいことなどの問題があった
。

第７図（ａ＞〜（ｆ）は、高耐熱性ゲート金属を用いず
に第４図の応用として計導箪層を形成するものである。

（ａ）のように半絶縁性Ｇ　ａ　Ａ　ｓ基板４上にｎ形
動作置５を形成し、（ｂ）のように保護膜１２としてプ
ラズマ窒化膜０．１５μｍ１続いて筒耐熱レジスト１１
を０．８μｍ１スパツタ蒸着酸化膜１３を０．３μｍに
より全面を棲い、ホトレジストをマスクに平行平板ドラ
イエ゛タチングでＣＦ４　十Ｈｚガスによυ高耐熱レジ
スト１１マで工・ヅチングしてオーミック部を形成する
ための開口を設け、さらに残った酸化膜１３をマスクに
円筒形ドライエツチングで酸素ガスによシ高耐熱レジス
ト１１を数千Ｘサイドエツチングした後、残った酸化膜
１３をマスクにプラズマ窒化膜の保護膜を通してイオン
注入をすることよ！ｌｌｎ十導電層６を形成し、（Ｃ）
のようにスパッタ蒸着酸化膜１４厚さ０．３μｍによシ
全面を榎い、（ｄ）のようにバックアト弗酸液で軽くエ
ツチングすると高耐熱レジスト１１の側壁についたスパ
ッタ蒸着酸化膜１４は弱いために速く溶けてなくなり、
高耐熱レジストをはくυ液で溶してリフトオフするとゲ
ート部となるゲート開口１５が生じ、プラズマ窒化膜１
２を保護膜として熱処理をすることによシ動外層５およ
びｎ千尋電層６の結晶性を回復し、（ｅ）のように円筒
型ドライエツチングでＣＦ、ガスにより酸化膜１４をマ
スクにプラズマ窒化膜１５をエツチングして動作層５を
露出させ、（ｆ）のようにゲート開口１５上にオーバー
レイのゲート電極１を、ｎ＋導電層６上にソースおよび
ドレインのオーミック性電極２，３を形成してＭＥＳＦ
ＥＴを完成するものである。この製造方法はゲート金属
電極をイオン注入層の熱処理後に形成するため、ゲート
金属が動作層に拡散する間亀はない。しかし、この製造
方法で問題になることは、冒側熱レジストに付着したス
パッタ蒸着酸化膜の結晶性が弱いことを利用してバッフ
ァド弗酸で溶してリフトオフしケート開口１５を形成す
るが、ＦＥＴ特性上の要求される形状精度としてこのよ
うな選択性を利用した湿式エツチングでは再現性や加工
精度が悪く、安定な大量生産には適さないことである。

ゲート開口１５の精度として、保護膜イオン注入ではｎ
千尋電層の表面のキャリア濃度が高くなり、ドレイン耐
電圧やＦＥＴ飽和特性が悪くなることを防ぐために酸化
膜１３をマスクに高耐熱性レジスト１１を数千Ｘサイド
エツチングしているが、ゲート開口１５の精度はこれ以
下である必要がある。

しかし、このような結晶質の選択性を利用した湿式エツ
チングでは、ゲート開口を正確にしようとしてエツチン
グ時間を短かくするとりフトオフされない部分があり、
確実にリフトオフしようとしてエツチング時間を長くす
るとゲート開口が広がり、最終的なゲート長が長くなり
、ドレイン耐電圧やドレインコンダクタンスが小さくな
るなどの問題が生じる。さらに、スパッタ蒸着酸化膜の
角部における結晶膜質の境界はマイクロクラック方向で
あシ、エツチングされたゲート開口１５の壁面は垂直で
はなく斜めになる。この酸化膜のゲート開口をマスクに
下のプラズマ窒化膜を円筒型ドライエツチングにより等
方向にエツチングすると、酸化膜自身もエツチングされ
て広がり、プラズマ窒化膜のゲート開口は広くなる。さ
らにまた、ゲート開口にプラズマ窒化膜が確実に残らな
いようにしようとしてエツチング時間を長くすると、サ
イドエツチングされてまたゲート開口は広くなる。

このように工程を追うごとにゲート開口は広くなると同
時にゲート長のばらつきも大きくなっていく。この結果
、最終的なＦｇＴ特性としてもばらつきが大きくなυ、
このような製造方法を高集積回路に適用しても素子特性
の整合が悪いために希望する良好な回路特性を得ること
ができない。

本発明の目的は上記のような問題点に鑑みてなされたも
のであり、表面空乏層の影響がなく、ゲート遮断電圧が
均一である良好なＭＥＳＦＥＴを得るために、ゲート金
属が動作層中へ拡散することがなく、ゲート電極の近傍
までソースおよびドレイン部となる高濃度ｎ千尋電層を
高精度に再現性よく自己整合的に形成するショットキー
バリアゲート型電界効果トランジスタの製造方法を提供
することにある。

本発明によれば、半導体基板上に電界効果トランジスタ
部となる不純物層を形成し、該不純物層上にゲート形状
を決めるだめのゲートパターンを形成し、該ゲートパタ
ーンをマスクにイオン注入により前記不純物層に高濃度
不純物層を形成し、被僧膜で全面を棲い、前記ゲートパ
ターン上部の該被覆膜を選択的に除去してゲート開口を
前記被覆膜に設け、熱処理により前記高濃度不純物層の
結晶性を回復し、前記被覆膜のゲート開口に内壁を付加
形成してゲート電極を形成する工程を有することを特徴
とするショットキーバリアゲート型電界効果トランジス
タの製造方法が得られる。

次に本発明の実施例を図面を用いて説明する。

第８図（ａ）〜（ｈ）は本発明の第１の実施例を説明す
るだめの図で主要工程における素子断面図である。

を加速電圧５０　ＫｅＶ、ドース量１．６５　Ｘ　１０
”　ａｎ−”でイオ ダン注入しピークキャリア濃度２．ＯＸ　１０Ｉ７０１
ｍ−”、ピーク濃度深さ４５０Ｘとなるｎ形不純物から
なる動作層５を形成し、酸化膜（８ｉ０ｚ）２２を全面
に厚さ２０００　Ｘ気相成長して保護膜とし、全面にア
ルミニウムＡ１を厚さ１．０μｍ蒸着しホトレジスト膜
をマスクにＣＣＩ、ガスを用いた平行平板ドライエツチ
ングによりゲート長１．０μｍのゲートパターン２１を
形成し、（ｂ）のように動作層５の周辺をホトレジスト
膜２３で榎い、ＡＩゲートパターン２１とホトレジスト
膜２３をマスクに保護膜２２を通してＳｉ＋イオンを加
速電圧３００　ＫｅＶ、ドース量３　Ｘ　１０”鋼−２
でイオン注入し、ピークキャリア濃度１．５　Ｘ　１０
”ｍ−”、ピーク濃度深さ１２００　Ｘとなる高濃度ｎ
形不純物からなるｎ　導電層６を形成し、（Ｃ）のよう
にホトレジスト膜２３を除去し、被覆膜として厚さ０．
４μｍのプラズマ窒化膜２４で全面を覆い、ホトレジス
ト膜２５を厚さ約１．０μｍに塗布して約１８０℃３０
分で乾燥すると、り゛−ドパターン２１の凸部上のホト
レジスト膜２５は薄くなり、（ｄ）のようにＣＦ、ガス
を用いた平行平板ドライエツチングにより全面エツチン
グしてＡ、ｌゲートパターン２１を露出させ、（ｅ）の
ように残ったホトレジスト膜２５ヲはぐり液で除去し、
ＡＩｌゲートパターン２１＊　６０℃濃リン酸でエツチ
ング除去してゲート開口２６を設け、水素中８００℃２
０分間の熱処理によシ動外層５およびｎ導電層６の結晶
性を回復し、（ｆ）のようにプラズマ窒化膜２７を厚さ
０．２μｍ全面に成長して覆い、（ｇ）のようにＣＦ４
ガスを用いた平行平板ドライエツチングにより全面をエ
ツチングしてゲート開１コ２６下の保護膜としての酸化
膜２２を面出させると、異方性エツチングのために被＊
ＩＩｔｌ（２４のゲート開口２６の内側にプラズマ窒化
膜２７が内壁２８として付着して残り、このゲート開口
２６下の保護膜としての酸化膜２２をバッファド弗酸液
で溶してＧａＡｓ動作層５表面を露出させ、６０℃濃リ
ン酸によりＧａＡｓ動作層５の表面を洗浄し、（ｈ）の
ようにアルミニウムＡＩを全面に蒸漸しホトレジスト膜
をマスクにサイドエツチングしてＡｌゲー１１．極１を
形成し、ｎ２＃、′…、層６上に開口があるホトレジス
ト膜をマスクに保砕膜２２と被覆膜２４を平行平板ドラ
イエツチングでＣＦ、＋Ｈ，（１０％）ガスによシ除去
し、硫酸と３Ｉｉ１ｍ化水素水によるＧａ　Ａ　ｓエツ
チング液によすｎ導電層６のＧａＡ、ｓ表面を数百Ｘエ
ツチング除去し、オーミック性金属としてＡｕＧｅ　１
０００　Ｘ　、　Ｐｔ　１０００　Ｋを蒸漸しホトレジ
スト膜を浴してリフトオフし、水素中４８０℃５分間熱
処理してＡｕ　Ｇｅをｎ＋導電層６に拡散させることに
よシソースおよびドレインのオーミック性電極２，３が
形成されＧａＡ、ｓ　ＭＥＳＦＥＴが完成する。

次に第２の実施例を第９図（ａ）〜（ｈ）を用いて説明
する。この製造方法は、ゲート開口を設けた後にアニー
ル保護膜で覆い、この膜を内壁にするものである。（ａ
）のように半絶縁性Ｇ　ａ　Ａ　ｓ基８？４上に選択的
にイオン注入してｎ形動作置５を形成し、ホトレジスト
膜マスクによるサイドエツチングにより渦さ１．θμｍ
１ゲート長１０μｍのゲートパターン２１を形成し、（
ｂ）のようにゲートパターン２１をマスクにＳ＋イオ／
を選択的に動作層５に加速′電圧１３０ＫｅＶ、ドース
ｆｔ　７　Ｘ　１０”ｃｍ−”でイオン注入しピークキ
ャリア濃度１．５　Ｘ　１０”ＣＩｌ＋−”、ピーク濃
度深さ１８００ｉとなる高濃度ｎ形不純物からなるｎ＋
導篭層６を形成し、（ｃ）のように被覆膜として厚さ０
．４μｍの酸化膜（８ｉ０ｚ）　２４で全面を覆い、（
ｄ）のようにＡ、ｌゲートパターン２１上部のプラズマ
窒化膜２４を選択的に除去し、（ｅ）のようにＡＩｌゲ
ートパターン２１６０℃濃リン酸によりエツチング除去
してゲート開口２６を設け、（ｆ）のようにアニール保
護膜として酸化膜（５ｉＯｚ）　２７を厚さ０．２μｍ
気相成長し、水素中で８００℃２０分間の熱処理によシ
動外層５およびｎ導電層６の結晶性を回復し、（ｇ）の
ようにＣＦｎ　＋Ｈ２（１０１）ガスを用いた平行平板
ドライエツチングで高周波出力２０Ｗと非常に弱くして
エツチングしＧａＡｓ動作層５を露出させて酸化膜２７
を内壁２８として残し、６０℃濃リン酸でＧ　ａ　Ａ　
ｓ動作層５０表面を洗浄し、（ｈ）のようにゲート開口
２６にＡ１のゲート電極ｌを形成し、計導電層６上にソ
ースおよびドレインのオーミック性電極２，３を形成し
てＧａＡｓ　ＭＦｆ８ＦＥＴが完成する。

これら２つの実施例では酸化膜をイオン注入後の熱処理
保護膜としたキャップアニール法により示したが、保護
膜を用いないキャップレスアニール法であってもよい。

このキャップレスアニール法を用いた場合、第１の実施
例の第８図（ｇ）、または第２の実施例の第９図（ｇ）
において動作層上の酸化膜を除去してゲート開口を設け
た後に熱処理をしてもよい。また、第９図（ｅ）におい
てＡ１ゲートパターンを除去した後に熱処理をしてもよ
い。

また、実施例では、ゲートパターン２１にアルミニウム
ＡＩを用いたが、他にモリブデンＭｏやチタンＴｉなど
の金属でもよく、酸化アルミニウム、酸化シリコン、窒
化アルミニウム、窒化シリコン、窒化モリブデン、窒化
チタンなどの絶縁物、高耐熱レジスト、ポリイミドなど
の有機樹脂などであってもよい。

また、保護膜として気相成長５ｉ０２膜、被欅膜゛とし
てプラズマ窒化膜を用いたが、プラズマ窒化シリコン膜
、二酸化シリコン膜（酸化膜）、−酸化シリコン膜、酸
化アルミニウム膜などを組合せたリ、両方とも同一であ
ってもよい。

さらに、ケートパターン上の被覆ｒＩ＋′；Ａの除去に
平行平板ドライエンチングを用いたが、円筒型ドライエ
ツチング、イオンミーリングなどを用いてもよい。

昔だ、ショットキーバリアゲート型ＦＥＴの製造方法と
して説明してきだが、ｈ形動作置にゲート開口からＢｅ
、　Ｍｇ、　Ｚｎ外どのｐ形不純物をイオン注入もしく
け拡散させてケート部としたｐｎ接合による接合ゲート
型ＦＥＴとしてもよい。

上記のような本発明によれば、始めに形成した壁面が垂
直なゲートパターンをプラズマ窒化膜（被覆（模）にゲ
ート開口として反転した形状に変換し、壁１ｍの垂直さ
、ゲート長を保持した捷１結晶性を回復する熱処理を［
７、再度このゲート開口をケート金属で埋めることによ
りゲートパターンと同一々ゲート形状を再現することが
できる。実施例に用いたアルミニウムＡＩは微細加工性
がよく、サイドエツチングやＣＣｌ４平行平板ドライエ
ツチングによりくびれることなくほぼ均一な０．５μｍ
幅−弓ル へ［ｂ線も形成可能であり、側壁もほぼ垂直に尚ってい
る。平行平板ドライエツチングによるケートパターン上
のプラズマ窒化膜（被覆膜）の除去は、エツチング′亀
力、ガス圧、エツチング時間などのエツチング条件を決
めれば再現性よくできる。プ　　。

ラズマ窒化膜はアルミニウムを溶かす６０℃濃リン酸に
は溶けず、シリコン酸化膜を溶かすバッファド弗酸には
シリコン酸化膜に較べて約１／３０のエツチング速度で
あり、このような絹合せにおけるエツチング選択性は非
常に良好である。このようにり゛−ドパターンをゲート
開口として精度よく保持することができ、このゲート開
口によりゲート長が決−チるため、ショットキー特性や
ＦＥＴ％件が艮好なＭＥＳＦＥＴを杓飯１性よく安定に
生産することが可能になる。そして、結晶回復の熱処理
後にゲート電極を形成するためにゲート金属が動作層に
拡散し、ゲートショットキー特性が悪くなりゲート遮断
電圧Ｖｐが変動しばらつきが大きくなるなどの問題が生
じることは斤い。ゲート金属としても筒面・１熱性であ
る必要口なく、一般的なアルミニウムＡ１１チタンＴ１
１クロムＣｒなどを利用することが可能である。

このようにゲート電極によりソースおよびドレイン部が
自己整合的に形成され、ゲートとソース部が０．５μｍ
以下に接近したＧａＡｓ　ＭＥＳＦＥＴの特性、として
、第１の実施例で作成したゲート幅２０μｍ１ケート長
０６μｍにおいて、ゲート遮断血圧Ｖｐは平均値＋０．
０９４　Ｖ、標準偏差０．０２１Ｖであり、相互コンダ
クタンス１ｍは２．６　ｍｓと良好な結果を得た。

従来の第４図のようなケート幅２０μｍ１ゲート長１．
０μｍの短筒極間構造では、！ｉ’ｍは１．７ｍＳであ
り、第１図のように目合せで形成した霜１極間隔１．５
μｍのものでは１ｍは０．４ｍ８以下であり、ドレイン
電流がまったく流れないものもあった。このように従来
のＭＢＳＦＥＴ％性との比較からも本発明の効果は明ら
かである。

【図面の簡単な説明】

第１図は従来の最も基本的なブレーナ構造のショットキ
ーバリアゲート型電界効果トランジスタ（ＭＰＳＦＥＴ
　）の断面図であり、第２図はこのブレーナ構造ＭＥＳ
ＦＥＴのＧａＡｓ動作層の表面に表面空乏層が発生して
いる状態を示しである。第３図はゲート部を堀込んだリ
セス構造のＭｌｉｉＳ＆’Ｆ、Ｔであり、第４図はソー
スおよびドレイン金Ａ＠血極をゲート電極に接近させた
短電極間構造のＭｌｉｉＳＦＥ’ｒであり１、第５図は
目合せによるｎ＋４１４Ｌ層があるブレーナ構造のＭＩ
ＢＳＦＥＴであり、第６図は尚側熱性ゲート電極をマス
クにして自己整合的にｎ＋専゛亀層を設けたものであり
、第７図（ａ）〜（ｆ）は冒酬熱性ケート金属を用いず
に第４図を応用してｎ＋導′ｍ：／ｍ’（ｒ設ける　　
“ＭＥＳＦＥＴの製造方法を説明するだめの図である。 第８図（ａ）〜（ｈ）、第９図（ａ）〜（ｈ）は本発明
の各実施例を説明するだめの図である。 図において、１はゲート電極、２はソース′屯極、３は
ドレイン電極、４は半絶縁性（３ａｋｓ基板、５はｎ形
動作置、６は討導箪層、９は表面空乏層、１１は商耐熱
性レジスト、１２はプラズマ窒化膜、１３１４はスパッ
タ蒸着酸化膜、１５はゲート開ＩＩ、２１はケートパタ
ーン、２２．２４．２７は被覆膜、２８は内ｉ、２３．
２５はホトレジスト膜である。 代理人弁理士内原　　晋 序　１　図　　　　　　字４図 坪２図　　　　　喜５図 嬰　７　口 （（Ｌ）　　　　　　　　　　　　　　　　　　＜ｄ）
（α） （ｂ） （Ｃン ９　口 （ｅ） ｈ （７） （ζＣン

Claims (1)

【特許請求の範囲】
1. 半導体基板上に電界効果トランジスタ部となる不純物層
   を形成し、該不純物層上にゲート形状を決めるだめのゲ
   ートパターンを形成し、該ケートパターンをマスクにイ
   オン注入によシ前記不純物層に高濃度不純物層を形成し
   、被覆膜で全面を覆い、前記ゲートパターン上部の該被
   覆膜を選択的に除去し、前記ゲートパターンのみを選択
   的に除去してゲート開口を前記被覆膜に設け、熱処理に
   より前記高濃度不純物層の結晶性を回復し、前記被覆膜
   のゲート開口に内壁を付加形成し、てゲート電極を形成
   する工程を有することを特徴とするショットキーバリア
   ゲート型電界効果トランジスタの製造方法。