JPS5982773A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法、特にゲート部とソ造方
法に関する。

ＧａＡｓ半導体は８ｉに較べて５〜６倍と大きな電子移
動度を有し、この高速性に大きな特長があるために、近
年超高速の集積回路（以下工０と略す）に応用する研究
開発が活発に行なわれている。

とのＧａＡｓ　ＩＣの能動素子としては、基本的に第１
図に示すように、１シロツトキーバリア型電界効果トラ
ンジスタ（以下ＭＥ８ＦＥＴと略す）が提案されている
。これはプレーナ構造と呼ばれ、半絶縁性ＧａＡｓ基板
４上にエビタキシャを成長やイオン注入によシ厚さ約０
．２μｍのｎ形不細物からなる動作層５を形成１ホトレ
ジスト膜を用いたリフトオフ法などによシゲート電極１
を形成し、マスクの位置合せをして同様なリフトオフ法
などによシソースおよびドレインのオーミック性電極２
゜３を形成した比較的簡単な構造のものである。

しかし、このようなプレーナ構造の製造方法では、オー
ミック性電極を形成するために目合せが必要である。目
合せ精度は最良の機器においても±０．５μｍぐらいで
あり、実用機では±１．０μｍぐらいである。このよう
な目合せ装置を用いて製造するＭＥＳＦＥＴではオーミ
ック性電極とゲート電極との電極間隔を１．０μｍ以下
にすることは実際上困難である。

一方、ゲート電極間のＧａＡｓ動作層表面では、表面で
の結晶性の乱れや気体の吸着などによシ、第２図に示す
ように、表面空乏層９が発生し実効的な動作層が薄くな
シ、オーミック性電極とゲート電極との電極間隔が長い
場合には、ゲート・ソース間の動作層抵抗（ソース直列
抵抗）が増大して相互コンダクタンスｇｍが著しく低下
し、良好なＦ’ＥＴ特性を得ることが難しい。

そこで、目合せの問題を避けてソース直列抵抗を小さく
するために、種々の方法が提案されている。第３図はリ
セス構造と呼ばれるもので、動作層５を厚く形成し、ホ
トレジストなどをマスクとしてゲート部を堀込み、ゲー
ト電極１をリフトオフ法などによシ自己整合的に形成す
るものである。

この構造はゲート近傍外の動作層を厚くするととＫよシ
ソース直列抵抗を少々＜シている。しかし。

ゲート部を湿式エツチングにより堀込むためにＦＥＴの
ゲート遮断電圧ｖｐのばらつきが大きく々シ、高集積回
路には好ましくない。

第４図は短電極間構造と呼ばれるもので、ホトレジスト
をマスクにしてＡＩゲート電極１をサイドエツチングに
よシ形成し、オーミック性電極Ａ。

ｕＧｅ　２　、３をリフトオフによシ自己整合的に形成
するものである。この構造は電極間隔を０５μｍまで狭
めることは可能であるが、これ以下は精度的に難かしい
欠点がある。

第５図はオーミック性電極２，３の下に高濃度にｎ形不
細物をイオン注入したｎ千尋電層６をゲート電極１に近
ずけるように設けたものである。

しかし、ｎ千尋電層６自体は再度の目合せによシ形成す
るため、表面空乏層の影響は第１図と同じであル、高集
積回路には実用的ではない。

第６図はｎ形動作層５を形成した後、高耐熱性ゲート電
極１をマスクにイオン注入してｎ千尋電層６を自己整合
的に形成し、オーミック性電極２゜３を設けたものであ
る。このｓ欲ではＧ　ａＡ　ｓ上の高耐熱性ゲート電極
１の微細加工が難かしい。また、ｎ＋導電層６をイオン
注入後、結晶性回復のために約８００℃の熱処理が必要
となるが、ゲート電極金属１がｎ形動作層５の中へ拡散
してシ冒ットキー特性が悪く々ること、ゲート遮断電圧
Ｖｐが変化しやすいことなどの問題がある。

第７図は高耐熱性ゲート金属を用いずに、第４図の応用
としてｎ千尋電層を形成するものである。

（＋）のように半絶縁性ＧａＡｓ基板４上にｎ形動作層
５を形成し、（ｂ）のように保護膜１２としてプラズマ
窒化膜０．１５μｍ、続いて高耐熱レジスト１１を０．
８μｍ、スパッタ蒸着酸化膜１３を０．３μｍ作成して
全面を覆い、ホトレジストをマスクに平行平板ドライエ
ツチングでＣＦ　４　＋　Ｈ２ガスにより高耐熱レジス
ト１１までエツチングしてオーミック部を形成するため
の開口を設け、さらに残り５− た酸化膜１３をマスクに円筒形ドライエツチングで酸素
ガスによ）高耐熱レジスト１１を数千Ａサイドエツチン
グした後、残った酸化膜１３をマスクにプラズマ窒化膜
の保護膜を通してイオン注入をすることよｐｎ＋導電層
６を形成し、（Ｃ）のようにスパッタ蒸着厚さ０．３μ
ｍの酸化膜１４により全面を覆い、（ｄ）のようにバッ
ファド弗酸液で軽くエツチングすると高耐熱レジスト１
１の側壁についたスパッタ蒸着酸化膜１４は弱いために
速く溶けてなくなり、高耐熱レジスト１１をはくシ液で
溶してリフトオフするとゲート部となるゲート開口１５
が生じ、プラズマ窒化膜１２を保護膜として熱処理をす
ることにより動作層５およびｎ千尋電層６の結晶性を回
復し、（ｅ）のように円筒型ドライエツチングでＣＦ４
ガスにより酸化膜１４をマスクにプラズマ窒化膜１２を
エツチングして動作層５を露出させ、（ｆ）のようにゲ
ート開口１５上にオーバーレイのゲート電極１を、ｎ千
尋電層６上にソースおよびドレインのオーミック性電極
２゜３を形成してＭＥＳＦＥＴ　を完成するものである
。

６− この製造方法はゲート金属電極をイオン注入層の熱処理
後に形成するため、ゲート金属が動作層に拡散する問題
はない。しかし、この製造方法で問題になることは、高
耐熱レジストに付着したスパッタ蒸着酸化膜の結晶性が
弱いことを利用してバッファド弗酸で溶してリフトオフ
しゲート開口１５を形成するが、ＦＥＴ特性上の要求さ
れる形状精度としてこのような選択性を利用した湿式エ
ツチングでは再現性や加工精度が悪く、安定な大量生産
には適さないことである。ゲート開口１５の精度として
、保護膜イオン注入ではｎ千尋電層の表面のキャリア濃
度が高くなル、ドレイン耐電圧やＰＥＴ飽和特性が悪く
なることを防ぐために酸化膜１３をマスクに高耐熱性レ
ジスト１１を数千１サイドエツチングしているが、ゲー
ト開口１５の精度はこれ以下である必要がある。

しかし、とのような結晶質の選択性を利用した湿式エツ
チングでは、ゲート開口を正確にしようとしてエツチン
グ時間を短かくするとリフトオフされ々い部分があ夛、
確実にリフトオフしようとしてエツチング時間を長くす
るとゲート開口が広がり、最終的なゲート長が長くなシ
、ドレイン耐電圧やドレインコンダクタンスが小さくな
るなどの問題が生じる。更にスパッタ蒸着酸化膜の角部
における結晶膜質の境界はマイクロクラック方向であシ
、エツチングされたゲート開口１５の壁面は垂直ではな
く斜めになる。

この酸化膜のゲート開口をマスクに下のプラズマ窒化膜
を円筒型ドライエツチングによ）等方向にエツチングす
ると、酸化膜自身もエツチングされて広がシ、プラズマ
窒化膜のゲート開口は広くなる。更にまた、ゲート開口
にプラズマ窒化膜が確実に残らないようにしようとして
エツチング時間を長くすると、サイドエツチングされて
またゲート開口は広く々る。このように工程を追うとと
にゲート開口は広くなると同時にゲート長のばらつきも
大きくなっていく。この結果、最終的なＦＥＴ特性とし
てもばらつきが大きくなシ、このような製造方法を高集
積回路に適用しても素子特性の整合が悪いために希望す
る良好な回路特性を得ることかできない。

本発明は上記のような問題点に鑑みてなされたものでオ
シ、その目的は表面空乏層の影響がなく、ゲート遮断電
圧が均一である良好なＭＩＳＦＥＴを得るために、ゲー
ト金属が動作層中へ拡散することがなく、ゲート電極の
近傍までソースおよびドレイン部となる高濃度導電層を
高精度に再現性よく自己整合的に形成する半導体装置の
製造方法を提供することにある。

本発明によれば、　′ ；≠＝≠参舎半導体基板上に電界効果トランジスタ部と
なる不純物層を形成して全面金保護膜で覆う工程と、前
記不純物層および保護膜の上にゲート形状を決めるため
のゲートパターンを形成する工程と、該ゲートパターン
をマスクに前記保護膜を通して前記不純物層にイオン注
入によシ高濃度不純物層を形成する工程と、ゲートパタ
ーンに対して耐エツチング性のある被覆膜で全面を覆う
工程と、前記ゲートパターン上部の前記被覆膜を選択的
に除去する工程と、前記ゲートパターンを除９− 去してゲート開口を前記被覆膜に設け、熱処理によシ前
記高り度不細物層の結晶性を回復する工程と、前記被Ｐ
ｉ膜のゲート開口下の前記保護膜を除去する工程と、ゲ
ート電極を形成する工程を含むことを特徴とする半導体
装置の製造方法が得られる。

次に本発明の実施例を図面を用いて説明する。

第８図（ａ）〜（ｈ）が本発明の一実施例の製造工程順
の断面図である。

第８図（ａ）のようにＣｒ濃度１ｗｔｐｐｒｎの半絶縁
性ＧａＡｓ基板４１にホトレジスト膜をマスクにして８
１＋イオンを加速電圧、５　ｎ　ＫｅＶ、ドーズ量１．
６５Ｘ　１０１２ｃＷＬ−”でイオン注入し、ピークキ
ャリアＩｌｌ約２．　ＯＸ　１０１７ｃＷＬ−”ｈピー
ク濃度深さ約４５ＯＡとなるｎ形不細物からなる動作層
５を形成し、保護膜２２として気相成長酸化膜５ｉｎ２
を厚さ約２００ＯＡで覆い、（ｂ）のように全面にアル
ミニウムＡ／を厚さ１．０μｍ蒸着し、ホトレジスト膜
をマスクにｃｃ７４ガスを用いた平行平板ドライエツチ
ングによシアル之ニウム膜をエツチングして、ゲ１０− −ト長約１．０μｍのゲートパターン２１を形成し、（
Ｃ）のようにｎ形動作層５の周辺をホトレジスト膜２３
で覆い、Ｍゲートパターン２１とホトレジ＋ スト膜２３をマスクに保護膜２２を通してＳｉ　　イオ
ンを加速電圧３００ＫｅＶ、　　ドーズ量３　Ｘ　１０
”ｃＩｎ−２でイオン注入し、ピークキャリア濃度的１
．５×１０１８Ｃｒ！Ｌ−３、ピーク濃度深さ約１２ｏ
ｏ、；となるｐ１濃度ｎ形不純物からなる計導電層６を
形成し、（ｄ）のようにホトレジスト膜２３を除去１被
覆膜として厚さ約０４μｍのプラズマ窒化膜２４で全面
を覆い、ホトレジスト膜２５を厚さ約１．０μｍに塗布
して約１８０”Ｃ３０分で乾燥すると、ゲートパターン
２１の凸部上のホトレジスト膜２５は薄くな！Ｉ）、（
ｅ）のように平行平板ドライエツチングでＣＦ４ガスを
用いて全面エツチングしてＡｌゲートパターン２１を露
出させ、（ｆ）のように残ったホトレジスト膜２５をは
くシ液で除去し、Ｍゲートパターン２１を６０℃濃夛ん
酸でエツチング除去してゲート開口２６を設け、水素中
８００℃２０分間の熱処理によシ動作層５およびｎ千尋
電層６の結晶性を回復し、（ｇ）のようにバッファド弗
酸液によシゲード開ロ２６下の酸化膜２２を溶して開口
し、６０℃濃シん酸によ、９ＧａＡｓ動作層５０表面を
洗浄し、（ｈ）のようにアルミニウムＭを全面に蒸着し
ホトレジスト膜をマスクにサイドエツチングしてＡｌゲ
ート電極１を形成し、ｎ千尋電層６上に開口があるホト
レジスト膜をマスクに保護膜２２と被覆膜２４を平行平
板ドライエツチングでＣＦ４＋Ｈ２（１０％）ガスによ
シ除去し、硫酸と過酸化水素水によるＧａＡｓエツチン
グ液によりｎ千尋電層６のＧａＡｓ表面を数百へエツチ
ング除去し、オーミック性金属としてＡｕＧｅ１０００
Ａ、ｐｔｌｏｏｏ人を蒸着し、ホトレジスト膜を溶して
リフトオンし、水素中４８０℃５分間熱処理してＡｕＧ
ｅをｎ＋導電層６に拡散させることによりソースおよび
ドレインのオーミック性電極２，３が形成されＧａＡ　
ｓ　ＭＥ　Ｓ　Ｆ　Ｅ　Ｔが完成する。

実施例では、ゲートパターン２１にアルミニウムＡ／を
用いたが、他にモリブデンＭＯやチタンＴｉなどの金属
でもよく、酸化アルミニウム、酸化シリコン、窒化アル
ミニウム、窒化シリコン、窒化モリブデン、窒化チタン
などの絶縁物、高耐熱レジスト、ポリイミドなどの有機
樹脂膜などであってもよい。

また、保護膜２２として気相成長ＳｉＯ２膜、被覆膜２
４としてプラズマ窒化膜を用いたが、プラズマ窒化シリ
コン膜、二酸化シリコン膜（酸化膜）−酸化シリコン膜
、酸化アルミニウム膜などを組合せたり、両方とも同一
であってもよい。

また、ゲートパターン２１上の被覆膜２４の除去に平行
平板ドライエツチングを用いたが、円筒型ドライエツチ
ング、イオンミーリングなどを用いてもよい。

また、ショットキーバリアゲート型電界効果トランジス
タの製造方法として説明してきたが、ｎ形動作層にゲー
ト開口からＢｅ　、　Ｍｇ　、　ＺｎなどのＰ彫工細物
をイオン注入もしくは拡散させてゲート部としたｐｎ接
合による接合ゲート型電界効果トランジスタとしてもよ
い。

上記のようなこの実施例によれば、始めに形成１３− した壁面が垂直なゲートパターンをプラズマ窒化膜（被
曖膜）にゲート開口として反転した形状に変換し、壁面
の垂直さ、ゲート長を保持したまま結晶性を回復する熱
処理をし、再度このゲート開口をゲート金属で埋めるこ
とによシゲートパターンと同一なゲート形状を再現する
ことができる。

実施例に用いたアルミニウムＵは微細加工性がよく、密
着露光ホトレジストマスクや電子ビーム無光３層レジス
トマスクなどによるＣＣ／４ガス平行平板ドライエツチ
ングを用いると、均一な１．０μｍ幅の配線を形成する
ことができ、側壁もほぼ垂直になりている。

平行平板ドライエツチングによるゲートパターン上のプ
ラズマ窒化膜（被覆膜）の除去は、エツチング電力、ガ
ス圧、エツチング時間などのエツチング条件を決めれば
再現性よくできる。プラズマ窒化膜はアルミニウムを溶
かす６０℃濃シん酸には溶叶す、シリコン酸化膜を溶か
すバッファド弗酸Ｋｕシリコン酸化膜に較べて約１／３
０のエツチング速度であシ、このような組合せにおける
二　１４− ッチング選択性は非常に良好である。

このようにゲートパターンをゲート開口として精度よく
保持することができ、このゲート開口によシゲート長が
決まるため、ショットキー特性や電界効果特性が良好な
ＭＥＳＦＥＴを再現性よく安定に生産することが可能に
なる。そして、結晶回ケの熱処理後にゲート電極を形成
するためにゲート金属が動作層に拡散し、ゲートショッ
トキー特性が悪くなルゲート遮断電圧Ｖｐが変動しばら
つきが大きくなるなどの問題が生じることはない。ゲー
ト金属としても高耐熱性である必要はなく、一般的なア
ルミニウムＡＪ、チタンＴｉ１クロムＣｒなどを利用す
ることが可能である。

このようにゲート電極によシソースおよびドレイン部が
自己整合的に形成され、ゲートとソース部が０．５μｍ
以下に接近したＧａＡｓ　ＭＥＳＦＥＴの特性は、ゲー
ト幅２０μｍ１ゲート長１．ＯｊＪｍにおいて、ゲート
遮断電圧Ｖｐは平均値＋０．０８５Ｖ、標準偏差０．０
１６Ｖであフ、相互コンダクタンスｇｍは２．７　ｍ　
ｓと良好な結果を得た。従来の第４図のようなゲート幅
２０μｍ、ゲート長１．０８ｍ１電極間隔０．５μｍの
短電極間構造ではｇｍは１．７ｍｓであル、第１図のよ
うに目合せで形成した電極間隔１，５μｍのものではｇ
ｍは０．４ｍｓ以下であシ、ドレイン電流がまったく流
れないものもあった。このように従来のＭＥＳＦＥＴ特
性との比較からも本発明の効果は明らかである。

本発明によると表面空乏層の影譬がなく、ゲート遮断電
圧が均一であり、ゲート金属が動作層中へ拡散すること
がなく、ゲート電極の近傍までソースおよびドレイン部
となる高濃度導電層を高精度に再現性よく自己整合的に
形成する半導体装置が得られる。

【図面の簡単な説明】

第１図は従来の最も基本的なブレーナ構造のＭＥ８ＦＥ
’Ｉ’　の断面図、第２図はこのプレーナ構造ＭＥＳＰ
ＥＴのＧａＡｓ動作層の表面に表面空乏層が発生してい
る状態を示す図、第３図乃至第６図は従来のＭＥＳＦＥ
Ｔの断面図、第７図（ａ）〜げ）は高耐熱性ゲート金属
を用いずにｎ千尋電層を設けるＭＥＳＦＥＴの製造工程
を示す断面図、第８図（ａ）〜（ｈ）は本発明の製造方
法の一実施例の工程順の断面図である。 図において、１・・・・・・ゲート電極、２・・・・・
・ソース電極、３・・・・・・ドレイン電極、４・・・
・・・半絶縁性ＧａＡｓ基板、５・・・・・・ｎ形動作
層、６・・・・・・ｎ千尋電層、９・・・・・・表面空
乏層、１１・・・・・・高耐熱性レジスト、１２・・・
・・・プラズマ窒化膜、１３，１４・・・・・・スパッ
タ蒸着酸化膜、１５・・・・・・ゲート開口、２１・・
・・・・ゲートパターン、２２・・・・・・保護膜、２
４・・・パ・被覆膜、２３゜２５・・・・・・ホトレジ
スト膜、２６・・・・・・ゲート開口である。 １７一 （Ｑ）　　　　　　　　　　　（ｅ） ２ｂ （ｂ）（す） 手続補正書（自発） １、事件の表示　　　昭和５７年　特　許願第１９３１
８５号２、発明の名称　　半導体装置の製造方法３、補
正をする者 事件との関係　　　　　　　出　願　人東京都港区芝五
丁目３３番１号 （４２３）　　　日本電気株式会社 代表者　関本忠弘 ４、代理人 〒１０８　　東京都港区芝五丁目３７番８号　住人三田
ビル■ ５、補正の対象 明細書の発明の詳細な説明の欄 図面 ６、補正の内容 １）明細書第２頁第１８行目に「オーミック性電極」と
あるのを「オーム性電極」と補正する。 ２）　　　／／　　　３　　ｔｔ２行目に「オーミック
性電極」とあるのを「オーム性電極」と補正する。 ３）　　　ｔｔ　　　３　　＃６行目に「オーミック性
電極」とあるのを「オーム性電極」と補正する。 ４）　　　Ｉ／　　　３　　／／１２行目に「オーミッ
ク性電極」とあるのを「オーム性電極」と補正する。 ５）　　　ｔｔ　　　４　　ｔｔ６行目に「ゲート逅断
電圧ｖＰ」とあるのを「ゲー１”Ｊｆｆｌ断電圧ＶＴ」
と補正する。 ６）　　〃　　４　〃１０行目に「オーミック性電極」
とあるのを「オーム性電極」と補正する。 ７）＃４／／１５行目に「オーミック性電極」とあるの
を「オーム性電極」と補正する。 ８）　　　７　　５　　＃３行目に「オーεツク性電極
」とあるのを「オーム性電極」と補正する。 ９）明細書第５頁第９行目に「ゲート遊断電圧ｖＰ」と
あるのを「グー１断電圧ｖＴ」と補正する。 １０）　　Ｉ　　　６　　ｔｔ１９行目に［オーミック
性電極とあるのを「オーム性電極」と補正する。 １１）　　／ｌ　　　１２／／１１行目に「オーミック
性電極」とあるのを「オーム性電極」と補正する。 １２）　　　／／　　　１２／／１５行目に「オーミッ
ク性電極」とあるのを「オーム性電極」と補正する。 １３）明細書第１５頁第９行目に「ゲート遮断電圧ｖＰ
」とあるのを「ゲート遮断電圧ｖＴ」と補正する。 １４）明細書第１５頁第１８行目から第２０行目までに
「ゲート遮断電圧ｂ」は平均値＋０．０８５Ｖ、標準偏
差０．０１６Ｖであり、相互コンダクタンス９ｆｆ＋は
２．７ｍＳ　Ｊとあるのを［グー１断電圧Ｖアが平均値
＋０．０８５Ｖ、標準偏差０．０６０Ｖであり、相互コ
ンダクタンス２ｍは１８０ｍＳ　、’ｎｙｎ　Ｊと補正
する。 ］５）明細書第１６貞第２行目から第３行目までにｒ　
ｇｍ　ｈ　１．７　ｍ　Ｓ　Ｊとあるのを［２１１１は
１２０ｍＳ　／ｙａｒｎ（ＶＴ＝＋０．０７　Ｖ　）　
Ｊと補正する。 １６）明細書第１６頁第４行目に「１ｆｆｌは０．４ｍ
５Ｊとあるのはｒ　ｊｍは２０　ｍ　Ｓ　／ｍＴＲ（Ｖ
Ｔ　−ｏ、　０５　Ｖ　）　Ｊと補正する。 １７）本願添付図面の第８図を別紙図面のように補正す
る。

Claims (1)

【特許請求の範囲】
1. 半導体基板上に電界効果トランジスタ部となる不純物層
   を形成して全面を保護膜で覆う工程と、前記不純物層お
   よび保護膜の上にゲート形状を決めるためのゲートパタ
   ーンを形成する工程と、該ゲートパターンをマスクに前
   記保護膜を通して前記不純物層にイオン注入によシ高濃
   度不純物層を形成する工程と、ゲート部くターンに対し
   て耐エツチング性のある被覆膜で全面を覆う工程と、前
   記ゲートパターン上部の前記被覆膜を選択的に除去する
   工程と、前記ゲートパターンを除去してゲート開口を前
   記被覆膜に設け、熱処理によシ前記高濃度不純物層の結
   晶性を回復する工程と、前記被覆膜のゲート開口下の前
   記保護膜を除去する工程と、ゲート電極を形成する工程
   を含むことを特徴ｔする半導体装置の製造方法。