JPS6286869A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関し、特にゲート・ソ
ース間隔に比べてゲート・ドレイン間隔を長くしたオフ
セット・ゲート構造を有するシヲソトキ障壁型電界効果
トランジスタ（ＳＢ−ＦＩＴ）の製造方法に関する。
ース間隔に比べてゲート・ドレイン間隔を長くしたオフ
セット・ゲート構造を有するシヲソトキ障壁型電界効果
トランジスタ（ＳＢ−ＦＩＴ）の製造方法に関する。
従来の技術
Ｇ＆人Ｓの如き化合物半導体を用いた５Ｂ−ＦＥＴは、
電子移動度が大きく、半絶縁性基板が得られる等の理由
で超高周波あるいは超高速素子として優れた特性を有し
ている。５Ｂ−ＦＥＴの高速化、高周波化のためには、
３Ｂ−ＦＫＴの相互フンダクタンスｇｍの増大とゲート
・ソース間容量Ｃｇｓ及びソース抵抗Ｒｓの低減が必須
要件となる。これらを実現する方法としてゲート長の短
縮、ゲート・ソース間の距離の短縮が有効である。ゲー
ト長の短縮は電子ビーム露光法等により１μｍ以下が容
易に実現できるが、ゲート・ソース間の短縮を通常の露
光法を用いて、ゲート・パターンとソース・パターンを
位置合せにより実現するには精度の点から実用的には±
０．５μｍ位が限界である。
電子移動度が大きく、半絶縁性基板が得られる等の理由
で超高周波あるいは超高速素子として優れた特性を有し
ている。５Ｂ−ＦＥＴの高速化、高周波化のためには、
３Ｂ−ＦＫＴの相互フンダクタンスｇｍの増大とゲート
・ソース間容量Ｃｇｓ及びソース抵抗Ｒｓの低減が必須
要件となる。これらを実現する方法としてゲート長の短
縮、ゲート・ソース間の距離の短縮が有効である。ゲー
ト長の短縮は電子ビーム露光法等により１μｍ以下が容
易に実現できるが、ゲート・ソース間の短縮を通常の露
光法を用いて、ゲート・パターンとソース・パターンを
位置合せにより実現するには精度の点から実用的には±
０．５μｍ位が限界である。
そのためセルファライメン法を用いて、ソース・ゲート
間の短縮が図られている。第２図は高融点ゲート金属を
用い、かつセルフアライメント技術を用いて製作する５
Ｂ−ＦＸＴの製造工程の概略図である。
間の短縮が図られている。第２図は高融点ゲート金属を
用い、かつセルフアライメント技術を用いて製作する５
Ｂ−ＦＸＴの製造工程の概略図である。
半絶縁性Ｇａ Ａｓ基板１１にイオン注入法を用いて、
シリコン・イオン（Ｓｋｉ＋）を注入し、熱処理するこ
とでｎ型半導体層１２を形成する（第２図ａ）。
シリコン・イオン（Ｓｋｉ＋）を注入し、熱処理するこ
とでｎ型半導体層１２を形成する（第２図ａ）。
高融点金属としてＷ−８ｉからなるゲート電極１３をフ
ォト・レジスト１４を用いて、通常の写真食刻法で形成
し、ゲート電極１３．フォトレジスト１４をイオン注入
のマスクとして用い、シリコン・イオン１６をイオン注
入し、シリコン注入層１６を形成する（第２図ｂ）。フ
ォト・レジスト１４を除去し、砒素雰囲気中で熱処理し
、シリコン注入層１６を高濃度ｎ型層１７とする（第２
図Ｃ）。
ォト・レジスト１４を用いて、通常の写真食刻法で形成
し、ゲート電極１３．フォトレジスト１４をイオン注入
のマスクとして用い、シリコン・イオン１６をイオン注
入し、シリコン注入層１６を形成する（第２図ｂ）。フ
ォト・レジスト１４を除去し、砒素雰囲気中で熱処理し
、シリコン注入層１６を高濃度ｎ型層１７とする（第２
図Ｃ）。
ゲート電極１３が高濃度ｎ型層１７と接しているので、
ゲート耐圧が低く、ゲート耐圧を向上せしめるため、ゲ
ート電極１３の側壁をエツチングする（第２図ｄ）。高
濃度ｎ型層にＡｕ−Ｇ６からなるオーばツク電極を形成
し、ソース電極１８．ドレイン電極１９とする（第２図
ｅ）。この場合、ソース、ドレイン領域となる高濃度ｎ
型層１７はゲート電極１３をマスクとして形成するので
精度良く形成することが出来る。
ゲート耐圧が低く、ゲート耐圧を向上せしめるため、ゲ
ート電極１３の側壁をエツチングする（第２図ｄ）。高
濃度ｎ型層にＡｕ−Ｇ６からなるオーばツク電極を形成
し、ソース電極１８．ドレイン電極１９とする（第２図
ｅ）。この場合、ソース、ドレイン領域となる高濃度ｎ
型層１７はゲート電極１３をマスクとして形成するので
精度良く形成することが出来る。
発明が解決しようとする問題点
第２図で説明した様にセルフアライメント法は微少寸法
を精度良く形成できる長所を有するが、ゲート電極１３
′とノース領域、ドレイン領域となる高濃度ｎ型半導体
層１７との間隔が常に同一寸法となるため、ソース抵抗
が減少する一方で、ゲート・ドレイン間隔が小さくなる
結果、その耐圧が少なくなる欠点がある。これを解決す
る方法としてゲート・ソース間隔を狭くし、ゲート・ド
レイン間隔を広くしだ、いわゆるオフセット・ゲート構
造が知られている。しかしながら通常の露光法により位
置合わせを行う方法では１μｍ以下の精度でオフセント
・ゲートを形成することは困難であった。
を精度良く形成できる長所を有するが、ゲート電極１３
′とノース領域、ドレイン領域となる高濃度ｎ型半導体
層１７との間隔が常に同一寸法となるため、ソース抵抗
が減少する一方で、ゲート・ドレイン間隔が小さくなる
結果、その耐圧が少なくなる欠点がある。これを解決す
る方法としてゲート・ソース間隔を狭くし、ゲート・ド
レイン間隔を広くしだ、いわゆるオフセット・ゲート構
造が知られている。しかしながら通常の露光法により位
置合わせを行う方法では１μｍ以下の精度でオフセント
・ゲートを形成することは困難であった。
本発明は上記の様な問題が鑑み、上記欠点を除去したオ
フセット・ゲート構造の電界効果トランジスタの製造方
法を提供することを目的とする。
フセット・ゲート構造の電界効果トランジスタの製造方
法を提供することを目的とする。
問題点を解決するだめの手段
本発明はエツチング特性の異なる絶縁膜を２層に半導体
層に形成し、該絶縁膜を選択イオン注入のマスクとして
用い、イオン注入法を用いてソース、ドレイン領域とな
る高濃度半導体層を形成し、しかる後ソース領域に接す
る絶縁膜をフォトレジストで被い、ドレイン領域側から
半導体層と接する絶縁膜を所望量除去し、フォトレジス
トを除去して、再びソース、ドレイン領域側から半導体
と接する絶縁膜を除去し、残存している絶縁膜をダミー
・ゲートとする方法であり、ゲート電極を形成すること
でオフセットゲート構造を有する電界効果トランジスタ
を得るものである。
層に形成し、該絶縁膜を選択イオン注入のマスクとして
用い、イオン注入法を用いてソース、ドレイン領域とな
る高濃度半導体層を形成し、しかる後ソース領域に接す
る絶縁膜をフォトレジストで被い、ドレイン領域側から
半導体層と接する絶縁膜を所望量除去し、フォトレジス
トを除去して、再びソース、ドレイン領域側から半導体
と接する絶縁膜を除去し、残存している絶縁膜をダミー
・ゲートとする方法であり、ゲート電極を形成すること
でオフセットゲート構造を有する電界効果トランジスタ
を得るものである。
作用
上記構成によれば５Ｂ−ＦＥＴのソース抵抗が小さくな
り、ゲート・ドレイン間の耐圧が大きくなり、セルフ・
アライメント法によりオフセットゲート構造ＦＥＴを製
作することが可能となる。
り、ゲート・ドレイン間の耐圧が大きくなり、セルフ・
アライメント法によりオフセットゲート構造ＦＥＴを製
作することが可能となる。
実施例
第１図は本発明の一実施例における５Ｂ−ＦＥＴの製造
方法を説明するための工程断面図である。
方法を説明するための工程断面図である。
半絶縁性Ｇａ ＡＳ基板１にイオン注入法を用いてシリ
：ｆｆ ７ ＊ イオ７を１００ＫｅＶで２．５Ｘ１０
ｃｍ−２注入したる後熱処理することにより５Ｂ−Ｆ
ＩＴのチャネル領域となるｎ型半導体層２を形成する（
第１図ａ）。ｎ型半導体層２の表面に第１の絶縁膜とし
て５ｉ０２膜３を、５ｉ０２膜３上に第２の絶縁膜とし
てＳｉ３Ｎ４膜４をＰ 、Ｖ Ｄ法（ＰｌａｓｍａＶａ
ｐｏｒ Ｄａｐｏｓｉｔｉｏｎ ）を用いて形成する（
第１図ｂ）。実施例では５ｉ０２膜３の膜厚は４０００
人。
：ｆｆ ７ ＊ イオ７を１００ＫｅＶで２．５Ｘ１０
ｃｍ−２注入したる後熱処理することにより５Ｂ−Ｆ
ＩＴのチャネル領域となるｎ型半導体層２を形成する（
第１図ａ）。ｎ型半導体層２の表面に第１の絶縁膜とし
て５ｉ０２膜３を、５ｉ０２膜３上に第２の絶縁膜とし
てＳｉ３Ｎ４膜４をＰ 、Ｖ Ｄ法（ＰｌａｓｍａＶａ
ｐｏｒ Ｄａｐｏｓｉｔｉｏｎ ）を用いて形成する（
第１図ｂ）。実施例では５ｉ０２膜３の膜厚は４０００
人。
Ｓ工５Ｎ４膜４の膜厚は１０００人で距離ｌは２μｍで
ある。５ｉ０２膜３ 、５ｉ５Ｎ４膜４を選択イオン注
入のマスクとしてシリコン・イオン５を１００ ＫｅＶ
で６×１０１３０，２ 注入し、砒素雰囲気中で８００
℃１５分間熱処理し、高濃度ｎ型半導体層を形成し、ソ
ース領域６．ドレイン領域７とする（第１図Ｃ晃ソース
領域側の５ｉ０２膜３ 、 Ｓｉ３Ｎ４膜４をフォト・
レジスト８で被い（第１図ｄ）、弗酸（ＨＦ ）系の腐
食液で５ｉ０２膜３をドレイン領域側から０．８１１ｍ
” ツチングし、５ｉ０２膜３′とする（第１図ｅ）
。このときＳ１５ Ｎ４膜４はエツチングされない。フ
ォト・レジスト８を除去し、５ｉ０２膜３′をソース・
ドレイン領域側から再びＨＦ系の腐食液で０．４μｍエ
ツチングし、５ｉ０２膜３″の長さは０．４μｍとなる
（第１図ｆ）。
ある。５ｉ０２膜３ 、５ｉ５Ｎ４膜４を選択イオン注
入のマスクとしてシリコン・イオン５を１００ ＫｅＶ
で６×１０１３０，２ 注入し、砒素雰囲気中で８００
℃１５分間熱処理し、高濃度ｎ型半導体層を形成し、ソ
ース領域６．ドレイン領域７とする（第１図Ｃ晃ソース
領域側の５ｉ０２膜３ 、 Ｓｉ３Ｎ４膜４をフォト・
レジスト８で被い（第１図ｄ）、弗酸（ＨＦ ）系の腐
食液で５ｉ０２膜３をドレイン領域側から０．８１１ｍ
” ツチングし、５ｉ０２膜３′とする（第１図ｅ）
。このときＳ１５ Ｎ４膜４はエツチングされない。フ
ォト・レジスト８を除去し、５ｉ０２膜３′をソース・
ドレイン領域側から再びＨＦ系の腐食液で０．４μｍエ
ツチングし、５ｉ０２膜３″の長さは０．４μｍとなる
（第１図ｆ）。
５１５Ｎ４膜４を除去し、フォトレジスト９を塗布し、
酸素プラズマにさらして、５ｉ０２膜３“の表面を露出
せしめ、ＨＦ系の腐食液で５ｉ０２膜３“を除去する（
第１図ｇ）。フォトレジスト膜をマスクにリフト・オフ
法を用い、アルミニウム膜からなるゲート電極１０を形
成する（第１図ｈ）。通常の写真食刻法とリフト・オフ
法を用いムｕ−Ｇｏからなるオーミック電極をソース領
域６．ドレイン領域７に形成し、ソース電極２１．ドレ
イン電極２２とする（第１図ｉ）。
酸素プラズマにさらして、５ｉ０２膜３“の表面を露出
せしめ、ＨＦ系の腐食液で５ｉ０２膜３“を除去する（
第１図ｇ）。フォトレジスト膜をマスクにリフト・オフ
法を用い、アルミニウム膜からなるゲート電極１０を形
成する（第１図ｈ）。通常の写真食刻法とリフト・オフ
法を用いムｕ−Ｇｏからなるオーミック電極をソース領
域６．ドレイン領域７に形成し、ソース電極２１．ドレ
イン電極２２とする（第１図ｉ）。
第１図１から明らかな様に高ａ度ｎ型半導体層であるソ
ース領域６．ドレイン領域７がゲート電極１０に対して
非対称になる様セルフ・アラインで形成できる。これに
より、ドレイン・ゲート間の耐圧をソース抵抗を増大せ
しめずに向上させることが出来る。又５ｉ０２膜３“の
長さａ′はエツチングにより精度良く形成でき、５ｉ０
２膜３′の長さがゲート電極１０となるのでゲート長を
精度良く、再現性良く短縮でき５Ｒ−ＦＥＴの特性が向
上する。
ース領域６．ドレイン領域７がゲート電極１０に対して
非対称になる様セルフ・アラインで形成できる。これに
より、ドレイン・ゲート間の耐圧をソース抵抗を増大せ
しめずに向上させることが出来る。又５ｉ０２膜３“の
長さａ′はエツチングにより精度良く形成でき、５ｉ０
２膜３′の長さがゲート電極１０となるのでゲート長を
精度良く、再現性良く短縮でき５Ｒ−ＦＥＴの特性が向
上する。
なお、実施例ではＧａ Ａｓを素材とする５Ｂ−ＦＥＴ
の製造方法について述べだが、Ｓｉ、１ｎＰ等の他の素
材を用いても良い。第１．第２の絶縁膜として、Ｓｉ
０２膜、５ｉ５Ｎ４膜を用いたが、第１の絶縁膜のエラ
チントに対して、エツチング速度が遅く、イオン注入後
の熱処理に耐え得る材料であれば良い。又ゲート電極に
ついても実施例ではム４で説明したが、他の材料でも良
く本発明は実施例で限定されないことは勿論である。
の製造方法について述べだが、Ｓｉ、１ｎＰ等の他の素
材を用いても良い。第１．第２の絶縁膜として、Ｓｉ
０２膜、５ｉ５Ｎ４膜を用いたが、第１の絶縁膜のエラ
チントに対して、エツチング速度が遅く、イオン注入後
の熱処理に耐え得る材料であれば良い。又ゲート電極に
ついても実施例ではム４で説明したが、他の材料でも良
く本発明は実施例で限定されないことは勿論である。
発明の効果
本発明の半導体装置の製造方法によれば、ゲート電極と
ソース領域間隔を極めて狭く形成できるためソース抵抗
Ｒｓを小さくすることが出来、かつゲート電極とドレイ
ン領域間隔はゲート電極とソース領域より広く形成でき
るため、ドレイン耐圧を大きくすることが出来る。又セ
ルフ・アライメント法で形成できるので製造が容易であ
る。本発明のオフ・七ノ）ゲート構造はブレナ構造で形
成でき、かつセルフ・アライメント法を用いているので
特性のバラツキが小さいだめ集積回路特にＭ Ｍ ｒ
Ｃ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎ
ｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ ） の製造には最
適である。
ソース領域間隔を極めて狭く形成できるためソース抵抗
Ｒｓを小さくすることが出来、かつゲート電極とドレイ
ン領域間隔はゲート電極とソース領域より広く形成でき
るため、ドレイン耐圧を大きくすることが出来る。又セ
ルフ・アライメント法で形成できるので製造が容易であ
る。本発明のオフ・七ノ）ゲート構造はブレナ構造で形
成でき、かつセルフ・アライメント法を用いているので
特性のバラツキが小さいだめ集積回路特にＭ Ｍ ｒ
Ｃ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎ
ｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ ） の製造には最
適である。
第１図は本発明の一実施例における５Ｂ−ＦＥＴの製造
方法を示す工程断面図、第２図は従来における５Ｂ−Ｆ
ＥＴの製造方法を示す工程断面図である。 １・・・・・・半絶縁性Ｇａ Ａｓ基板、２・・・・・
・ｎ型半導体層、３．３’、３“・・・・・・５ｉ０２
膜、４・・・・・Ｓｉ３ Ｎ４膜、６・・・・・・シリ
コンイオン、６・・・・・・ソース領域、７・・・・・
・ドレイン領域、８，９・・・・・・フォトレジスト、
１０・・・・・・ゲート電極、２１・・・・・・ソース
電極、２２・・・・・・ドレイン電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第１図
方法を示す工程断面図、第２図は従来における５Ｂ−Ｆ
ＥＴの製造方法を示す工程断面図である。 １・・・・・・半絶縁性Ｇａ Ａｓ基板、２・・・・・
・ｎ型半導体層、３．３’、３“・・・・・・５ｉ０２
膜、４・・・・・Ｓｉ３ Ｎ４膜、６・・・・・・シリ
コンイオン、６・・・・・・ソース領域、７・・・・・
・ドレイン領域、８，９・・・・・・フォトレジスト、
１０・・・・・・ゲート電極、２１・・・・・・ソース
電極、２２・・・・・・ドレイン電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第１図
Claims (1)
- 半導体の表面に第１の絶縁膜、第２の絶縁膜を形成する
工程と、前記第１、第２の絶縁膜をイオン注入のマスク
として、イオン注入法によりソース、ドレイン領域を形
成する工程と、ソース領域側の第１、第２の絶縁膜をフ
ォトレジストで被い、ドレイン領域側から前記第１の絶
縁膜を、所望量サイドエッチングする工程と、前記フォ
トレジストを除去し、前記第２の絶縁膜をマスクに、前
記第１の絶縁膜を所望量エッチングする工程と、前記第
２の絶縁膜を除去したフォトレジストを全面に塗布し、
前記第１の絶縁膜の表面を露出し、前記第１の絶縁膜を
除去して、前記半導体層を露出せしめ露出した半導体に
ショットキ接触となるゲート電極を形成する工程と、前
記ソース、ドレイン領域にオーム性接触となるソース、
ドレイン電極を形成する工程を含んでなる半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22800685A JPS6286869A (ja) | 1985-10-14 | 1985-10-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22800685A JPS6286869A (ja) | 1985-10-14 | 1985-10-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6286869A true JPS6286869A (ja) | 1987-04-21 |
Family
ID=16869699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22800685A Pending JPS6286869A (ja) | 1985-10-14 | 1985-10-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6286869A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2632775A1 (fr) * | 1988-06-13 | 1989-12-15 | Mitsubishi Electric Corp | Transistor a effet de champ et procede de fabrication |
| US5187112A (en) * | 1989-04-12 | 1993-02-16 | Mitsubishi Denki Kabushiki Kaisha | Method for producing a semiconductor device |
| US5250453A (en) * | 1989-04-12 | 1993-10-05 | Mitsubishi Denki Kabushiki Kaisha | Production method of a semiconductor device |
-
1985
- 1985-10-14 JP JP22800685A patent/JPS6286869A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2632775A1 (fr) * | 1988-06-13 | 1989-12-15 | Mitsubishi Electric Corp | Transistor a effet de champ et procede de fabrication |
| US5187112A (en) * | 1989-04-12 | 1993-02-16 | Mitsubishi Denki Kabushiki Kaisha | Method for producing a semiconductor device |
| US5250453A (en) * | 1989-04-12 | 1993-10-05 | Mitsubishi Denki Kabushiki Kaisha | Production method of a semiconductor device |
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