JPS59986B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPS59986B2 JPS59986B2 JP1554378A JP1554378A JPS59986B2 JP S59986 B2 JPS59986 B2 JP S59986B2 JP 1554378 A JP1554378 A JP 1554378A JP 1554378 A JP1554378 A JP 1554378A JP S59986 B2 JPS59986 B2 JP S59986B2
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- Japan
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- region
- gate
- protrusion
- forming
- field effect
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- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は電界効果トランジスタ、特にショットキー障壁
ゲートを有する電界効果トランジスタの製造方法に関す
るものである。
ゲートを有する電界効果トランジスタの製造方法に関す
るものである。
半導体、特にGaAs上に1μ程度の幅のゲートを形成
した場合、超高周波帯トランジスタとして注目され、そ
の構造は半絶縁体GaAs基板上に形成されたn形Ga
As層上に、n形GaAsとショットキー障壁を形成す
るゲート電極と、該ゲート電極の両側にソースおよびド
レインのオーミック電極とを上記n形GaAs層上に設
けた比較的簡単な構造が用いられている。
した場合、超高周波帯トランジスタとして注目され、そ
の構造は半絶縁体GaAs基板上に形成されたn形Ga
As層上に、n形GaAsとショットキー障壁を形成す
るゲート電極と、該ゲート電極の両側にソースおよびド
レインのオーミック電極とを上記n形GaAs層上に設
けた比較的簡単な構造が用いられている。
従来、この種の電界効果トランジスタは、n形GaAs
層に直接ソースおよびドレインのオーミック電極を形成
しているため、電極のコンタクト抵抗とソース・ゲート
間のn形層の抵抗とに起因するソース直列抵抗Rsがト
ランジスタの特性を低下させる欠点がある。
層に直接ソースおよびドレインのオーミック電極を形成
しているため、電極のコンタクト抵抗とソース・ゲート
間のn形層の抵抗とに起因するソース直列抵抗Rsがト
ランジスタの特性を低下させる欠点がある。
すなわち、トランジスタの相互コンダクタンス胛は、真
性トランジスタの相互コンダクタンスgmoに対してg
m=gm0/ (1+ Rs′ gmo)で表わされ、
ソース直列抵抗Rsはトランジスタのgmを低下させ最
高発振周波数を低下させる。
性トランジスタの相互コンダクタンスgmoに対してg
m=gm0/ (1+ Rs′ gmo)で表わされ、
ソース直列抵抗Rsはトランジスタのgmを低下させ最
高発振周波数を低下させる。
ソース直列抵抗Rsを小さくするためにはゲート・ソー
ス間距離を小さくする必要が有るが、これれは従来の製
造方法によるフオトエツナ技術ではそのマスク合わせ精
度で決定される。本発明はソース・ゲート間隔、ゲート
・ドレイン間隔を極めて短かくかつ再現性良く形成しソ
ース直列抵抗を小さくするための電界効果トランジスタ
の製造方法を提供するものである。
ス間距離を小さくする必要が有るが、これれは従来の製
造方法によるフオトエツナ技術ではそのマスク合わせ精
度で決定される。本発明はソース・ゲート間隔、ゲート
・ドレイン間隔を極めて短かくかつ再現性良く形成しソ
ース直列抵抗を小さくするための電界効果トランジスタ
の製造方法を提供するものである。
以下本発明を、例えはGaAs基板を使用した場合につ
いて、図面と共に実施例に基いて詳細に説明する。
いて、図面と共に実施例に基いて詳細に説明する。
実施例 1
第1図A−Hは本発明の一実施例を示す工程断面図であ
る。
る。
まず、第1図Aに示す如く半絶縁性GaAs基板1上に
エピタキシヤル法あるいはイオン注入法によりn形Ga
As層2を形成する。次に第1図Bに示す如くチヤネル
となる領域3をソース・ドレインと平行方向の長さL1
を、例えば、1μ残存させるようにn形GaAs層2を
エツチング除去する。この時ゲートとなる領域の側壁は
n型GaAs層2の表面に対してほぼ垂直とするように
異方性エツチング、あるいはスパツタエツチングにより
深さtが、例えば1μ程度となるようにする。次に第1
図Cに示す如くn型となる不純物、例えばイオウをイオ
ン注入した後、第1図Dに示す如く熱処理の保護膜とし
て、例えばSl3N4膜4を形成し、熱処理をH2.A
r.N2等ガス零囲気中、あるいは真空中で例えば85
0℃で30分行うことによりn+領域5,5/を形成す
る。次に第1図Eに示す如く、感光性樹脂膜例えばKT
FR(商品名)6,6′をスピンナーにより塗布する。
この時、KTFRはエツチング除去した領域6には厚さ
約0.7μ程度被着形成されるが、領域3の表面上6′
は微細な突出部であるため約0.3μ程度しか被着され
ない。次に領域3の表面上のKTFR6lを除去すべく
02プラズマにてエツチングを行いSl3N4膜を露出
させる。このとき他の領域のKTFRは約1μ厚だけ残
存している。さらに露出したSi3N4膜4をCF4プ
ラズマでエツチング除去して領域3の表面を露出させる
。この時領域3の側壁部の上部はKTFRが薄いため0
2プラズマおよびCF4プラズマによつて除去され、第
1図Fに示すように領域3が露出し、垂直な段が形成さ
れる。次に少なくとも領域3表面のn+領域5′を含ん
でエツチング除去した後、ゲートを形成すべくn型Ga
As層2とシヨツトキ一接合となるW.At.Pt等の
金属を、基板表面と垂直方向から被着することにより領
域3の側壁には金属を被着せず表面上にのみ被着できる
。その後残存するKTFR6を除去することにより同時
にKTFR6上に被着された金属も除去される。その後
、第1図Gに示す如くCF4プラズマでSi3N4膜4
をエツチング除去することによりn+層5表面を露出す
る。ここで7は前記シヨツトキ一金属である。次に第1
図Hに示す如くn型GaAs層5とオーミツク接触とな
る金属、例えばAu−e合金8,81フを蒸着すること
によりソース・ドレインを形成する。
エピタキシヤル法あるいはイオン注入法によりn形Ga
As層2を形成する。次に第1図Bに示す如くチヤネル
となる領域3をソース・ドレインと平行方向の長さL1
を、例えば、1μ残存させるようにn形GaAs層2を
エツチング除去する。この時ゲートとなる領域の側壁は
n型GaAs層2の表面に対してほぼ垂直とするように
異方性エツチング、あるいはスパツタエツチングにより
深さtが、例えば1μ程度となるようにする。次に第1
図Cに示す如くn型となる不純物、例えばイオウをイオ
ン注入した後、第1図Dに示す如く熱処理の保護膜とし
て、例えばSl3N4膜4を形成し、熱処理をH2.A
r.N2等ガス零囲気中、あるいは真空中で例えば85
0℃で30分行うことによりn+領域5,5/を形成す
る。次に第1図Eに示す如く、感光性樹脂膜例えばKT
FR(商品名)6,6′をスピンナーにより塗布する。
この時、KTFRはエツチング除去した領域6には厚さ
約0.7μ程度被着形成されるが、領域3の表面上6′
は微細な突出部であるため約0.3μ程度しか被着され
ない。次に領域3の表面上のKTFR6lを除去すべく
02プラズマにてエツチングを行いSl3N4膜を露出
させる。このとき他の領域のKTFRは約1μ厚だけ残
存している。さらに露出したSi3N4膜4をCF4プ
ラズマでエツチング除去して領域3の表面を露出させる
。この時領域3の側壁部の上部はKTFRが薄いため0
2プラズマおよびCF4プラズマによつて除去され、第
1図Fに示すように領域3が露出し、垂直な段が形成さ
れる。次に少なくとも領域3表面のn+領域5′を含ん
でエツチング除去した後、ゲートを形成すべくn型Ga
As層2とシヨツトキ一接合となるW.At.Pt等の
金属を、基板表面と垂直方向から被着することにより領
域3の側壁には金属を被着せず表面上にのみ被着できる
。その後残存するKTFR6を除去することにより同時
にKTFR6上に被着された金属も除去される。その後
、第1図Gに示す如くCF4プラズマでSi3N4膜4
をエツチング除去することによりn+層5表面を露出す
る。ここで7は前記シヨツトキ一金属である。次に第1
図Hに示す如くn型GaAs層5とオーミツク接触とな
る金属、例えばAu−e合金8,81フを蒸着すること
によりソース・ドレインを形成する。
この時AU−eはゲートであるシヨツトキ一金属7上に
も被着され、ゲート抵抗を小さくすることが出来高周波
特性をさらに改善できる。実施例 2 第2図A−1は本発明の他の実施例の工程断面図である
。
も被着され、ゲート抵抗を小さくすることが出来高周波
特性をさらに改善できる。実施例 2 第2図A−1は本発明の他の実施例の工程断面図である
。
まず、第2図Aに示す如く半絶縁性GaAs基板9上に
形成されたn型GaAs層10のチヤンネルとなる領域
11のL2を、例えば1μ残す様に台形状にエツチング
を深さ、例えば1μ行つた後、n形となる不純物をイオ
ン注入する。次に第2図Bに示す如く熱処理の保護膜と
してSl3N4膜13を形成し熱処理を行いn+層12
を形成する。次に感光性樹脂膜、例えばKTFR(商品
名)14,141をスピンナーにより塗布する。この時
KTFRはn倫Asをエツチング除去した領域には厚さ
0.7μ程度被着形成されるが、台形状領域11の表面
上および台形状領域11の傾斜した側壁上部には0.3
μ程度しか被着されない。次に0,プラズマによりKT
FRの薄い領域147のみエツチング除去しSl3N4
l3を露出させることにより、第2図Dに示す如くKT
FRl4はn形(3aAsをエツチング除去した領域表
面および台形状領域11の側壁下部のみ残存する。次に
露出したSi3N4膜をCF4プラズマでエツチング除
去し台形領域11のGaAsを露出させた後、第2図E
に示す如くイオン注入によつて形成した。十領域を選択
除去すべくエツチングを行いn形GaAs表面15を露
出させる。次にn形GaAs層10とシヨツトキ一接合
となるW.M.Pt等の金属を被着形成した後KTFR
l4を除去するこにより、第2図Fに示す如くKTFR
l4上に被着した金属も同時に除去され、前記露出した
n形GaAs表面15にのみ金属16が残存し、ゲート
を形成する。次に第2図Gに示す如く感光性樹脂被膜、
例えばKTFRを塗布し、露光現像によつて選択的に少
なくとも前記金属16を含む、台形領域11にKTFR
l7を残存させる。ここで残存させるKTFRl7は後
述するオーミツク金属とゲート金属とのシヨツトキ一を
防止するためであるので特に合わせ精度を厳密にする必
要はない。次に第2図Hに示す如くCF4プラズマで露
出した領域のSi3N4膜を除去する。次にn形GaA
sとオーミツク接触となる金属Au−(ト)を蒸着した
後、前記KTFRl7を除去することにより、第2図1
に示す如く、同時にKTFRl7上に被着したAu−G
eを除去することが出来る。よつて、Au−eによるソ
ース,ドレイン電極18,19が形成出来る。本実施例
において、イオン注入によるn+層12の低抵抗層によ
つてソース電極からゲート直下に接続されているために
ソース直列抵抗が減少出来る。
形成されたn型GaAs層10のチヤンネルとなる領域
11のL2を、例えば1μ残す様に台形状にエツチング
を深さ、例えば1μ行つた後、n形となる不純物をイオ
ン注入する。次に第2図Bに示す如く熱処理の保護膜と
してSl3N4膜13を形成し熱処理を行いn+層12
を形成する。次に感光性樹脂膜、例えばKTFR(商品
名)14,141をスピンナーにより塗布する。この時
KTFRはn倫Asをエツチング除去した領域には厚さ
0.7μ程度被着形成されるが、台形状領域11の表面
上および台形状領域11の傾斜した側壁上部には0.3
μ程度しか被着されない。次に0,プラズマによりKT
FRの薄い領域147のみエツチング除去しSl3N4
l3を露出させることにより、第2図Dに示す如くKT
FRl4はn形(3aAsをエツチング除去した領域表
面および台形状領域11の側壁下部のみ残存する。次に
露出したSi3N4膜をCF4プラズマでエツチング除
去し台形領域11のGaAsを露出させた後、第2図E
に示す如くイオン注入によつて形成した。十領域を選択
除去すべくエツチングを行いn形GaAs表面15を露
出させる。次にn形GaAs層10とシヨツトキ一接合
となるW.M.Pt等の金属を被着形成した後KTFR
l4を除去するこにより、第2図Fに示す如くKTFR
l4上に被着した金属も同時に除去され、前記露出した
n形GaAs表面15にのみ金属16が残存し、ゲート
を形成する。次に第2図Gに示す如く感光性樹脂被膜、
例えばKTFRを塗布し、露光現像によつて選択的に少
なくとも前記金属16を含む、台形領域11にKTFR
l7を残存させる。ここで残存させるKTFRl7は後
述するオーミツク金属とゲート金属とのシヨツトキ一を
防止するためであるので特に合わせ精度を厳密にする必
要はない。次に第2図Hに示す如くCF4プラズマで露
出した領域のSi3N4膜を除去する。次にn形GaA
sとオーミツク接触となる金属Au−(ト)を蒸着した
後、前記KTFRl7を除去することにより、第2図1
に示す如く、同時にKTFRl7上に被着したAu−G
eを除去することが出来る。よつて、Au−eによるソ
ース,ドレイン電極18,19が形成出来る。本実施例
において、イオン注入によるn+層12の低抵抗層によ
つてソース電極からゲート直下に接続されているために
ソース直列抵抗が減少出来る。
なおこのn+層12の濃度はゲートシヨツトキーダイオ
ードの逆方向耐圧を大幅に減少させない程度の濃度にし
ておくこと、又不純物導入にはイオン注入に限らないこ
とは言うまでもない。また実施例1,2において、ゲー
トを形成すべき領域を突出させるためのエツチング時に
、Si3N4等のマスクを使用することにより、n+領
域形成のためのイオン注入および熱処理のマスクと成り
得るもので突出部GaAs表面層のエツチングを不要と
することも可能である。以上説明したように本発明は単
なるゲート領域分離のためのメサエツチでなくゲートを
形成すべき領域をソース,ドレインより突出させること
によりスピンナーで感光性樹脂膜を塗布した場合突出部
表面の感光性樹脂膜厚が他の領域より極端に薄くなるた
め02プラズマにより容易に所望のゲート領域のみ開孔
形成可能とすることが出来る。
ードの逆方向耐圧を大幅に減少させない程度の濃度にし
ておくこと、又不純物導入にはイオン注入に限らないこ
とは言うまでもない。また実施例1,2において、ゲー
トを形成すべき領域を突出させるためのエツチング時に
、Si3N4等のマスクを使用することにより、n+領
域形成のためのイオン注入および熱処理のマスクと成り
得るもので突出部GaAs表面層のエツチングを不要と
することも可能である。以上説明したように本発明は単
なるゲート領域分離のためのメサエツチでなくゲートを
形成すべき領域をソース,ドレインより突出させること
によりスピンナーで感光性樹脂膜を塗布した場合突出部
表面の感光性樹脂膜厚が他の領域より極端に薄くなるた
め02プラズマにより容易に所望のゲート領域のみ開孔
形成可能とすることが出来る。
またソース電極から表面n+層によつてほぼゲート金属
に迄接続されるため、ソース直列抵抗Rsを減少するこ
とが出来る。特に台形状あるいはそれに近い突出部を形
成した場合、ゲート直下迄n+領域を形成出来るためこ
の効果は大きい。さらに突出部を形成し所望領域にのみ
ゲートを形成し垂直な段によるゲート金属の切れ、ある
いはn+領域を形成することによりマスク合わせ精度を
必要とせずソース,ドレイン電極を形成出来る・もので
ある。よつて、本発明によれば微細なゲートをソース,
ゲート間隔のマスク合わせ精度によらず形成でき、ソー
ス直列抵抗Rsを減少することが可能となる。
に迄接続されるため、ソース直列抵抗Rsを減少するこ
とが出来る。特に台形状あるいはそれに近い突出部を形
成した場合、ゲート直下迄n+領域を形成出来るためこ
の効果は大きい。さらに突出部を形成し所望領域にのみ
ゲートを形成し垂直な段によるゲート金属の切れ、ある
いはn+領域を形成することによりマスク合わせ精度を
必要とせずソース,ドレイン電極を形成出来る・もので
ある。よつて、本発明によれば微細なゲートをソース,
ゲート間隔のマスク合わせ精度によらず形成でき、ソー
ス直列抵抗Rsを減少することが可能となる。
なお実施例においては、シヨツトキーゲートについて説
明したが反対導電形の不純物を導入したP−N接合によ
るゲートを形成しても良いことは言うまでもない。
明したが反対導電形の不純物を導入したP−N接合によ
るゲートを形成しても良いことは言うまでもない。
第1図A−Hは本発明の一実施例を説明するための工程
断面図、第2図A−1は本発明の他の実施例を説明する
ための工程断面図である。 1,9・・・・・・半絶縁性GaAs基板、2,10・
・・・・・GaAs層、3,11・・・・・・チヤンネ
ル領域、4,13・・・・・・Si3N4膜、5,5′
, 12・・・・・・n+領域、6,61,14・・・
・・・感光性樹脂膜、7,16・・・・・・シヨツトキ
一金属、8,81,18,19・・・・・・Au(ト)
合金。
断面図、第2図A−1は本発明の他の実施例を説明する
ための工程断面図である。 1,9・・・・・・半絶縁性GaAs基板、2,10・
・・・・・GaAs層、3,11・・・・・・チヤンネ
ル領域、4,13・・・・・・Si3N4膜、5,5′
, 12・・・・・・n+領域、6,61,14・・・
・・・感光性樹脂膜、7,16・・・・・・シヨツトキ
一金属、8,81,18,19・・・・・・Au(ト)
合金。
Claims (1)
- 【特許請求の範囲】 1 一導電型の半導体層のチャンネル領域となる突出部
を形成する工程と、前記半導体層表面より前記一導電型
の不純物を導入し、前記突出部に隣接してソース領域お
よびドレイン領域を形成する工程と、前記半導体層表面
より感光性樹脂膜を前記ソース領域および前記ドレイン
領域上より前記突出部上を薄く形成する工程と、前記突
出部上の前記感光性樹脂膜を除去することにより前記突
出部表面を露出する工程と、前記露出した突出部表面に
ゲート電極を形成する工程と、残余の前記感光性樹脂膜
を除去した後、前記ソース領域上および前記ドレイン領
域上にソース電極およびドレイン電極を形成する工程と
を備えたことを特徴とする電界効果トランジスタの製造
方法。 2 特許請求の範囲第1項に記載の電界効果トランジス
タの製造方法において、突出部の側壁が半導体層表面と
垂直であることを特徴とする電界効果トランジスタの製
造方法。 3 特許請求の範囲第1項に記載の電界効果トランジス
タの製造方法において、前記突出部が台形状であること
を特徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1554378A JPS59986B2 (ja) | 1978-02-13 | 1978-02-13 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1554378A JPS59986B2 (ja) | 1978-02-13 | 1978-02-13 | 電界効果トランジスタの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS54108583A JPS54108583A (en) | 1979-08-25 |
JPS59986B2 true JPS59986B2 (ja) | 1984-01-10 |
Family
ID=11891697
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1554378A Expired JPS59986B2 (ja) | 1978-02-13 | 1978-02-13 | 電界効果トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59986B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59152669A (ja) * | 1983-02-21 | 1984-08-31 | Mitsubishi Electric Corp | 電界効果トランジスタ |
-
1978
- 1978-02-13 JP JP1554378A patent/JPS59986B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS54108583A (en) | 1979-08-25 |
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