JPS59986B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPS59986B2 JPS59986B2 JP1554378A JP1554378A JPS59986B2 JP S59986 B2 JPS59986 B2 JP S59986B2 JP 1554378 A JP1554378 A JP 1554378A JP 1554378 A JP1554378 A JP 1554378A JP S59986 B2 JPS59986 B2 JP S59986B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- gate
- protrusion
- forming
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は電界効果トランジスタ、特にショットキー障壁
ゲートを有する電界効果トランジスタの製造方法に関す
るものである。
ゲートを有する電界効果トランジスタの製造方法に関す
るものである。
半導体、特にＧａＡｓ上に１μ程度の幅のゲートを形成
した場合、超高周波帯トランジスタとして注目され、そ
の構造は半絶縁体ＧａＡｓ基板上に形成されたｎ形Ｇａ
Ａｓ層上に、ｎ形ＧａＡｓとショットキー障壁を形成す
るゲート電極と、該ゲート電極の両側にソースおよびド
レインのオーミック電極とを上記ｎ形ＧａＡｓ層上に設
けた比較的簡単な構造が用いられている。
した場合、超高周波帯トランジスタとして注目され、そ
の構造は半絶縁体ＧａＡｓ基板上に形成されたｎ形Ｇａ
Ａｓ層上に、ｎ形ＧａＡｓとショットキー障壁を形成す
るゲート電極と、該ゲート電極の両側にソースおよびド
レインのオーミック電極とを上記ｎ形ＧａＡｓ層上に設
けた比較的簡単な構造が用いられている。
従来、この種の電界効果トランジスタは、ｎ形ＧａＡｓ
層に直接ソースおよびドレインのオーミック電極を形成
しているため、電極のコンタクト抵抗とソース・ゲート
間のｎ形層の抵抗とに起因するソース直列抵抗Ｒｓがト
ランジスタの特性を低下させる欠点がある。
層に直接ソースおよびドレインのオーミック電極を形成
しているため、電極のコンタクト抵抗とソース・ゲート
間のｎ形層の抵抗とに起因するソース直列抵抗Ｒｓがト
ランジスタの特性を低下させる欠点がある。
すなわち、トランジスタの相互コンダクタンス胛は、真
性トランジスタの相互コンダクタンスｇｍｏに対してｇ
ｍ＝ｇｍ０／ （１＋ Ｒｓ′ ｇｍｏ）で表わされ、
ソース直列抵抗Ｒｓはトランジスタのｇｍを低下させ最
高発振周波数を低下させる。
性トランジスタの相互コンダクタンスｇｍｏに対してｇ
ｍ＝ｇｍ０／ （１＋ Ｒｓ′ ｇｍｏ）で表わされ、
ソース直列抵抗Ｒｓはトランジスタのｇｍを低下させ最
高発振周波数を低下させる。
ソース直列抵抗Ｒｓを小さくするためにはゲート・ソー
ス間距離を小さくする必要が有るが、これれは従来の製
造方法によるフオトエツナ技術ではそのマスク合わせ精
度で決定される。本発明はソース・ゲート間隔、ゲート
・ドレイン間隔を極めて短かくかつ再現性良く形成しソ
ース直列抵抗を小さくするための電界効果トランジスタ
の製造方法を提供するものである。
ス間距離を小さくする必要が有るが、これれは従来の製
造方法によるフオトエツナ技術ではそのマスク合わせ精
度で決定される。本発明はソース・ゲート間隔、ゲート
・ドレイン間隔を極めて短かくかつ再現性良く形成しソ
ース直列抵抗を小さくするための電界効果トランジスタ
の製造方法を提供するものである。
以下本発明を、例えはＧａＡｓ基板を使用した場合につ
いて、図面と共に実施例に基いて詳細に説明する。
いて、図面と共に実施例に基いて詳細に説明する。
実施例 １
第１図Ａ−Ｈは本発明の一実施例を示す工程断面図であ
る。
る。
まず、第１図Ａに示す如く半絶縁性ＧａＡｓ基板１上に
エピタキシヤル法あるいはイオン注入法によりｎ形Ｇａ
Ａｓ層２を形成する。次に第１図Ｂに示す如くチヤネル
となる領域３をソース・ドレインと平行方向の長さＬ１
を、例えば、１μ残存させるようにｎ形ＧａＡｓ層２を
エツチング除去する。この時ゲートとなる領域の側壁は
ｎ型ＧａＡｓ層２の表面に対してほぼ垂直とするように
異方性エツチング、あるいはスパツタエツチングにより
深さｔが、例えば１μ程度となるようにする。次に第１
図Ｃに示す如くｎ型となる不純物、例えばイオウをイオ
ン注入した後、第１図Ｄに示す如く熱処理の保護膜とし
て、例えばＳｌ３Ｎ４膜４を形成し、熱処理をＨ２．Ａ
ｒ．Ｎ２等ガス零囲気中、あるいは真空中で例えば８５
０℃で３０分行うことによりｎ＋領域５，５／を形成す
る。次に第１図Ｅに示す如く、感光性樹脂膜例えばＫＴ
ＦＲ（商品名）６，６′をスピンナーにより塗布する。
この時、ＫＴＦＲはエツチング除去した領域６には厚さ
約０．７μ程度被着形成されるが、領域３の表面上６′
は微細な突出部であるため約０．３μ程度しか被着され
ない。次に領域３の表面上のＫＴＦＲ６ｌを除去すべく
０２プラズマにてエツチングを行いＳｌ３Ｎ４膜を露出
させる。このとき他の領域のＫＴＦＲは約１μ厚だけ残
存している。さらに露出したＳｉ３Ｎ４膜４をＣＦ４プ
ラズマでエツチング除去して領域３の表面を露出させる
。この時領域３の側壁部の上部はＫＴＦＲが薄いため０
２プラズマおよびＣＦ４プラズマによつて除去され、第
１図Ｆに示すように領域３が露出し、垂直な段が形成さ
れる。次に少なくとも領域３表面のｎ＋領域５′を含ん
でエツチング除去した後、ゲートを形成すべくｎ型Ｇａ
Ａｓ層２とシヨツトキ一接合となるＷ．Ａｔ．Ｐｔ等の
金属を、基板表面と垂直方向から被着することにより領
域３の側壁には金属を被着せず表面上にのみ被着できる
。その後残存するＫＴＦＲ６を除去することにより同時
にＫＴＦＲ６上に被着された金属も除去される。その後
、第１図Ｇに示す如くＣＦ４プラズマでＳｉ３Ｎ４膜４
をエツチング除去することによりｎ＋層５表面を露出す
る。ここで７は前記シヨツトキ一金属である。次に第１
図Ｈに示す如くｎ型ＧａＡｓ層５とオーミツク接触とな
る金属、例えばＡｕ−ｅ合金８，８１フを蒸着すること
によりソース・ドレインを形成する。
エピタキシヤル法あるいはイオン注入法によりｎ形Ｇａ
Ａｓ層２を形成する。次に第１図Ｂに示す如くチヤネル
となる領域３をソース・ドレインと平行方向の長さＬ１
を、例えば、１μ残存させるようにｎ形ＧａＡｓ層２を
エツチング除去する。この時ゲートとなる領域の側壁は
ｎ型ＧａＡｓ層２の表面に対してほぼ垂直とするように
異方性エツチング、あるいはスパツタエツチングにより
深さｔが、例えば１μ程度となるようにする。次に第１
図Ｃに示す如くｎ型となる不純物、例えばイオウをイオ
ン注入した後、第１図Ｄに示す如く熱処理の保護膜とし
て、例えばＳｌ３Ｎ４膜４を形成し、熱処理をＨ２．Ａ
ｒ．Ｎ２等ガス零囲気中、あるいは真空中で例えば８５
０℃で３０分行うことによりｎ＋領域５，５／を形成す
る。次に第１図Ｅに示す如く、感光性樹脂膜例えばＫＴ
ＦＲ（商品名）６，６′をスピンナーにより塗布する。
この時、ＫＴＦＲはエツチング除去した領域６には厚さ
約０．７μ程度被着形成されるが、領域３の表面上６′
は微細な突出部であるため約０．３μ程度しか被着され
ない。次に領域３の表面上のＫＴＦＲ６ｌを除去すべく
０２プラズマにてエツチングを行いＳｌ３Ｎ４膜を露出
させる。このとき他の領域のＫＴＦＲは約１μ厚だけ残
存している。さらに露出したＳｉ３Ｎ４膜４をＣＦ４プ
ラズマでエツチング除去して領域３の表面を露出させる
。この時領域３の側壁部の上部はＫＴＦＲが薄いため０
２プラズマおよびＣＦ４プラズマによつて除去され、第
１図Ｆに示すように領域３が露出し、垂直な段が形成さ
れる。次に少なくとも領域３表面のｎ＋領域５′を含ん
でエツチング除去した後、ゲートを形成すべくｎ型Ｇａ
Ａｓ層２とシヨツトキ一接合となるＷ．Ａｔ．Ｐｔ等の
金属を、基板表面と垂直方向から被着することにより領
域３の側壁には金属を被着せず表面上にのみ被着できる
。その後残存するＫＴＦＲ６を除去することにより同時
にＫＴＦＲ６上に被着された金属も除去される。その後
、第１図Ｇに示す如くＣＦ４プラズマでＳｉ３Ｎ４膜４
をエツチング除去することによりｎ＋層５表面を露出す
る。ここで７は前記シヨツトキ一金属である。次に第１
図Ｈに示す如くｎ型ＧａＡｓ層５とオーミツク接触とな
る金属、例えばＡｕ−ｅ合金８，８１フを蒸着すること
によりソース・ドレインを形成する。
この時ＡＵ−ｅはゲートであるシヨツトキ一金属７上に
も被着され、ゲート抵抗を小さくすることが出来高周波
特性をさらに改善できる。実施例 ２ 第２図Ａ−１は本発明の他の実施例の工程断面図である
。
も被着され、ゲート抵抗を小さくすることが出来高周波
特性をさらに改善できる。実施例 ２ 第２図Ａ−１は本発明の他の実施例の工程断面図である
。
まず、第２図Ａに示す如く半絶縁性ＧａＡｓ基板９上に
形成されたｎ型ＧａＡｓ層１０のチヤンネルとなる領域
１１のＬ２を、例えば１μ残す様に台形状にエツチング
を深さ、例えば１μ行つた後、ｎ形となる不純物をイオ
ン注入する。次に第２図Ｂに示す如く熱処理の保護膜と
してＳｌ３Ｎ４膜１３を形成し熱処理を行いｎ＋層１２
を形成する。次に感光性樹脂膜、例えばＫＴＦＲ（商品
名）１４，１４１をスピンナーにより塗布する。この時
ＫＴＦＲはｎ倫Ａｓをエツチング除去した領域には厚さ
０．７μ程度被着形成されるが、台形状領域１１の表面
上および台形状領域１１の傾斜した側壁上部には０．３
μ程度しか被着されない。次に０，プラズマによりＫＴ
ＦＲの薄い領域１４７のみエツチング除去しＳｌ３Ｎ４
ｌ３を露出させることにより、第２図Ｄに示す如くＫＴ
ＦＲｌ４はｎ形（３ａＡｓをエツチング除去した領域表
面および台形状領域１１の側壁下部のみ残存する。次に
露出したＳｉ３Ｎ４膜をＣＦ４プラズマでエツチング除
去し台形領域１１のＧａＡｓを露出させた後、第２図Ｅ
に示す如くイオン注入によつて形成した。十領域を選択
除去すべくエツチングを行いｎ形ＧａＡｓ表面１５を露
出させる。次にｎ形ＧａＡｓ層１０とシヨツトキ一接合
となるＷ．Ｍ．Ｐｔ等の金属を被着形成した後ＫＴＦＲ
ｌ４を除去するこにより、第２図Ｆに示す如くＫＴＦＲ
ｌ４上に被着した金属も同時に除去され、前記露出した
ｎ形ＧａＡｓ表面１５にのみ金属１６が残存し、ゲート
を形成する。次に第２図Ｇに示す如く感光性樹脂被膜、
例えばＫＴＦＲを塗布し、露光現像によつて選択的に少
なくとも前記金属１６を含む、台形領域１１にＫＴＦＲ
ｌ７を残存させる。ここで残存させるＫＴＦＲｌ７は後
述するオーミツク金属とゲート金属とのシヨツトキ一を
防止するためであるので特に合わせ精度を厳密にする必
要はない。次に第２図Ｈに示す如くＣＦ４プラズマで露
出した領域のＳｉ３Ｎ４膜を除去する。次にｎ形ＧａＡ
ｓとオーミツク接触となる金属Ａｕ−（ト）を蒸着した
後、前記ＫＴＦＲｌ７を除去することにより、第２図１
に示す如く、同時にＫＴＦＲｌ７上に被着したＡｕ−Ｇ
ｅを除去することが出来る。よつて、Ａｕ−ｅによるソ
ース，ドレイン電極１８，１９が形成出来る。本実施例
において、イオン注入によるｎ＋層１２の低抵抗層によ
つてソース電極からゲート直下に接続されているために
ソース直列抵抗が減少出来る。
形成されたｎ型ＧａＡｓ層１０のチヤンネルとなる領域
１１のＬ２を、例えば１μ残す様に台形状にエツチング
を深さ、例えば１μ行つた後、ｎ形となる不純物をイオ
ン注入する。次に第２図Ｂに示す如く熱処理の保護膜と
してＳｌ３Ｎ４膜１３を形成し熱処理を行いｎ＋層１２
を形成する。次に感光性樹脂膜、例えばＫＴＦＲ（商品
名）１４，１４１をスピンナーにより塗布する。この時
ＫＴＦＲはｎ倫Ａｓをエツチング除去した領域には厚さ
０．７μ程度被着形成されるが、台形状領域１１の表面
上および台形状領域１１の傾斜した側壁上部には０．３
μ程度しか被着されない。次に０，プラズマによりＫＴ
ＦＲの薄い領域１４７のみエツチング除去しＳｌ３Ｎ４
ｌ３を露出させることにより、第２図Ｄに示す如くＫＴ
ＦＲｌ４はｎ形（３ａＡｓをエツチング除去した領域表
面および台形状領域１１の側壁下部のみ残存する。次に
露出したＳｉ３Ｎ４膜をＣＦ４プラズマでエツチング除
去し台形領域１１のＧａＡｓを露出させた後、第２図Ｅ
に示す如くイオン注入によつて形成した。十領域を選択
除去すべくエツチングを行いｎ形ＧａＡｓ表面１５を露
出させる。次にｎ形ＧａＡｓ層１０とシヨツトキ一接合
となるＷ．Ｍ．Ｐｔ等の金属を被着形成した後ＫＴＦＲ
ｌ４を除去するこにより、第２図Ｆに示す如くＫＴＦＲ
ｌ４上に被着した金属も同時に除去され、前記露出した
ｎ形ＧａＡｓ表面１５にのみ金属１６が残存し、ゲート
を形成する。次に第２図Ｇに示す如く感光性樹脂被膜、
例えばＫＴＦＲを塗布し、露光現像によつて選択的に少
なくとも前記金属１６を含む、台形領域１１にＫＴＦＲ
ｌ７を残存させる。ここで残存させるＫＴＦＲｌ７は後
述するオーミツク金属とゲート金属とのシヨツトキ一を
防止するためであるので特に合わせ精度を厳密にする必
要はない。次に第２図Ｈに示す如くＣＦ４プラズマで露
出した領域のＳｉ３Ｎ４膜を除去する。次にｎ形ＧａＡ
ｓとオーミツク接触となる金属Ａｕ−（ト）を蒸着した
後、前記ＫＴＦＲｌ７を除去することにより、第２図１
に示す如く、同時にＫＴＦＲｌ７上に被着したＡｕ−Ｇ
ｅを除去することが出来る。よつて、Ａｕ−ｅによるソ
ース，ドレイン電極１８，１９が形成出来る。本実施例
において、イオン注入によるｎ＋層１２の低抵抗層によ
つてソース電極からゲート直下に接続されているために
ソース直列抵抗が減少出来る。
なおこのｎ＋層１２の濃度はゲートシヨツトキーダイオ
ードの逆方向耐圧を大幅に減少させない程度の濃度にし
ておくこと、又不純物導入にはイオン注入に限らないこ
とは言うまでもない。また実施例１，２において、ゲー
トを形成すべき領域を突出させるためのエツチング時に
、Ｓｉ３Ｎ４等のマスクを使用することにより、ｎ＋領
域形成のためのイオン注入および熱処理のマスクと成り
得るもので突出部ＧａＡｓ表面層のエツチングを不要と
することも可能である。以上説明したように本発明は単
なるゲート領域分離のためのメサエツチでなくゲートを
形成すべき領域をソース，ドレインより突出させること
によりスピンナーで感光性樹脂膜を塗布した場合突出部
表面の感光性樹脂膜厚が他の領域より極端に薄くなるた
め０２プラズマにより容易に所望のゲート領域のみ開孔
形成可能とすることが出来る。
ードの逆方向耐圧を大幅に減少させない程度の濃度にし
ておくこと、又不純物導入にはイオン注入に限らないこ
とは言うまでもない。また実施例１，２において、ゲー
トを形成すべき領域を突出させるためのエツチング時に
、Ｓｉ３Ｎ４等のマスクを使用することにより、ｎ＋領
域形成のためのイオン注入および熱処理のマスクと成り
得るもので突出部ＧａＡｓ表面層のエツチングを不要と
することも可能である。以上説明したように本発明は単
なるゲート領域分離のためのメサエツチでなくゲートを
形成すべき領域をソース，ドレインより突出させること
によりスピンナーで感光性樹脂膜を塗布した場合突出部
表面の感光性樹脂膜厚が他の領域より極端に薄くなるた
め０２プラズマにより容易に所望のゲート領域のみ開孔
形成可能とすることが出来る。
またソース電極から表面ｎ＋層によつてほぼゲート金属
に迄接続されるため、ソース直列抵抗Ｒｓを減少するこ
とが出来る。特に台形状あるいはそれに近い突出部を形
成した場合、ゲート直下迄ｎ＋領域を形成出来るためこ
の効果は大きい。さらに突出部を形成し所望領域にのみ
ゲートを形成し垂直な段によるゲート金属の切れ、ある
いはｎ＋領域を形成することによりマスク合わせ精度を
必要とせずソース，ドレイン電極を形成出来る・もので
ある。よつて、本発明によれば微細なゲートをソース，
ゲート間隔のマスク合わせ精度によらず形成でき、ソー
ス直列抵抗Ｒｓを減少することが可能となる。
に迄接続されるため、ソース直列抵抗Ｒｓを減少するこ
とが出来る。特に台形状あるいはそれに近い突出部を形
成した場合、ゲート直下迄ｎ＋領域を形成出来るためこ
の効果は大きい。さらに突出部を形成し所望領域にのみ
ゲートを形成し垂直な段によるゲート金属の切れ、ある
いはｎ＋領域を形成することによりマスク合わせ精度を
必要とせずソース，ドレイン電極を形成出来る・もので
ある。よつて、本発明によれば微細なゲートをソース，
ゲート間隔のマスク合わせ精度によらず形成でき、ソー
ス直列抵抗Ｒｓを減少することが可能となる。
なお実施例においては、シヨツトキーゲートについて説
明したが反対導電形の不純物を導入したＰ−Ｎ接合によ
るゲートを形成しても良いことは言うまでもない。
明したが反対導電形の不純物を導入したＰ−Ｎ接合によ
るゲートを形成しても良いことは言うまでもない。
第１図Ａ−Ｈは本発明の一実施例を説明するための工程
断面図、第２図Ａ−１は本発明の他の実施例を説明する
ための工程断面図である。 １，９・・・・・・半絶縁性ＧａＡｓ基板、２，１０・
・・・・・ＧａＡｓ層、３，１１・・・・・・チヤンネ
ル領域、４，１３・・・・・・Ｓｉ３Ｎ４膜、５，５′
， １２・・・・・・ｎ＋領域、６，６１，１４・・・
・・・感光性樹脂膜、７，１６・・・・・・シヨツトキ
一金属、８，８１，１８，１９・・・・・・Ａｕ（ト）
合金。
断面図、第２図Ａ−１は本発明の他の実施例を説明する
ための工程断面図である。 １，９・・・・・・半絶縁性ＧａＡｓ基板、２，１０・
・・・・・ＧａＡｓ層、３，１１・・・・・・チヤンネ
ル領域、４，１３・・・・・・Ｓｉ３Ｎ４膜、５，５′
， １２・・・・・・ｎ＋領域、６，６１，１４・・・
・・・感光性樹脂膜、７，１６・・・・・・シヨツトキ
一金属、８，８１，１８，１９・・・・・・Ａｕ（ト）
合金。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体層のチャンネル領域となる突出部
を形成する工程と、前記半導体層表面より前記一導電型
の不純物を導入し、前記突出部に隣接してソース領域お
よびドレイン領域を形成する工程と、前記半導体層表面
より感光性樹脂膜を前記ソース領域および前記ドレイン
領域上より前記突出部上を薄く形成する工程と、前記突
出部上の前記感光性樹脂膜を除去することにより前記突
出部表面を露出する工程と、前記露出した突出部表面に
ゲート電極を形成する工程と、残余の前記感光性樹脂膜
を除去した後、前記ソース領域上および前記ドレイン領
域上にソース電極およびドレイン電極を形成する工程と
を備えたことを特徴とする電界効果トランジスタの製造
方法。 ２ 特許請求の範囲第１項に記載の電界効果トランジス
タの製造方法において、突出部の側壁が半導体層表面と
垂直であることを特徴とする電界効果トランジスタの製
造方法。 ３ 特許請求の範囲第１項に記載の電界効果トランジス
タの製造方法において、前記突出部が台形状であること
を特徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1554378A JPS59986B2 (ja) | 1978-02-13 | 1978-02-13 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1554378A JPS59986B2 (ja) | 1978-02-13 | 1978-02-13 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54108583A JPS54108583A (en) | 1979-08-25 |
| JPS59986B2 true JPS59986B2 (ja) | 1984-01-10 |
Family
ID=11891697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1554378A Expired JPS59986B2 (ja) | 1978-02-13 | 1978-02-13 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59986B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59152669A (ja) * | 1983-02-21 | 1984-08-31 | Mitsubishi Electric Corp | 電界効果トランジスタ |
-
1978
- 1978-02-13 JP JP1554378A patent/JPS59986B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54108583A (en) | 1979-08-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5510280A (en) | Method of making an asymmetrical MESFET having a single sidewall spacer | |
| EP0268298B1 (en) | Method of producing a Schottky-barrier field effect transistor | |
| US4975382A (en) | Method of making a self-aligned field-effect transistor by the use of a dummy-gate | |
| US4222164A (en) | Method of fabrication of self-aligned metal-semiconductor field effect transistors | |
| US4997779A (en) | Method of making asymmetrical gate field effect transistor | |
| JP2553699B2 (ja) | 半導体装置の製造方法 | |
| US5204278A (en) | Method of making MES field effect transistor using III-V compound semiconductor | |
| US4700455A (en) | Method of fabricating Schottky gate-type GaAs field effect transistor | |
| JPS59986B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS62285468A (ja) | Ｌｄｄ電界効果トランジスタの製造方法 | |
| JPS6286870A (ja) | 半導体装置の製造方法 | |
| US4037309A (en) | Methods for making transistor structures | |
| JPS6037172A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6286869A (ja) | 半導体装置の製造方法 | |
| JPS6037173A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6037176A (ja) | 電界効果トランジスタの製造方法 | |
| JPS62291070A (ja) | 半導体装置の製造方法 | |
| JPS6081863A (ja) | 半導体装置の製造方法 | |
| JPS6086871A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6272175A (ja) | 半導体装置の製造方法 | |
| JPS6086870A (ja) | 電界効果トランジスタの製造方法 | |
| JPS621271B2 (ja) | ||
| JPS6290979A (ja) | 半導体装置の製造方法 | |
| JPS6348868A (ja) | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 | |
| JPS6145868B2 (ja) |