JPS6348868A - シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 - Google Patents
シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法Info
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- JPS6348868A JPS6348868A JP19351186A JP19351186A JPS6348868A JP S6348868 A JPS6348868 A JP S6348868A JP 19351186 A JP19351186 A JP 19351186A JP 19351186 A JP19351186 A JP 19351186A JP S6348868 A JPS6348868 A JP S6348868A
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的Ｊ
（産業上の利用分野）
本発明は、ＧａＡ’ｌ！板を用いてイオン注入で活性層
を形成するショットキーゲート型電界効果トランジスタ
の製造方法に関する。
を形成するショットキーゲート型電界効果トランジスタ
の製造方法に関する。
（従来の技術）
ＧａＡｓ集積回路を実現するために通常、ショットキー
ゲート型電界効果トランジスタ（以下、ＭＥＳＦＥＴと
称する）が使用されている。このＭＥＳＦＥＴの性能を
示す相互コンダクタンスｇＩ！＋を向上させるため、セ
ルファライン型のものが開発されているが、更にｑＩＩ
ｌを向上させるためにはゲート長を例えば１μｍ以下に
まで短縮する必要が生じている。しかしこのようにゲー
ト長を短くしていくと、所謂短チヤネル効果が現われて
ＦＥＴ特性が劣化するという問題がある。
ゲート型電界効果トランジスタ（以下、ＭＥＳＦＥＴと
称する）が使用されている。このＭＥＳＦＥＴの性能を
示す相互コンダクタンスｇＩ！＋を向上させるため、セ
ルファライン型のものが開発されているが、更にｑＩＩ
ｌを向上させるためにはゲート長を例えば１μｍ以下に
まで短縮する必要が生じている。しかしこのようにゲー
ト長を短くしていくと、所謂短チヤネル効果が現われて
ＦＥＴ特性が劣化するという問題がある。
第４図は、従来のセルファラインを
ＧａＡｓＭＥＳＦＥＴの構造テアル。２１は半絶縁性Ｇ
ａＡｓ基板であり、これにイオン注入によリｎ型活性層
２２が形成され、この活性層２２上にショットキーゲー
ト電極２３が形成されている。
ａＡｓ基板であり、これにイオン注入によリｎ型活性層
２２が形成され、この活性層２２上にショットキーゲー
ト電極２３が形成されている。
このゲート電極２３をマスクとして不純物の高濃度イオ
ン注入を行なって、ゲート電極２３に自己整合されたソ
ース領域２４ｒ及びドレイン領域２４２が形成されてい
る。２５１．２５２はＡｕＧｅオーミック電極である。
ン注入を行なって、ゲート電極２３に自己整合されたソ
ース領域２４ｒ及びドレイン領域２４２が形成されてい
る。２５１．２５２はＡｕＧｅオーミック電極である。
この様な従来の構造で高ＱＩＩｌ化するためには、活性
層２２はできるだけ薄形化することが必要である。例え
ばこの活性層２２の形成のためのイオン注入は３０〜５
０ｋｅＶの加速エネルギーで行われる。一方、ソース、
トレイン領域２４１゜２４２のイオン注入は、オーミッ
ク・コンタクト形成を確実にしかつ、ソース・ゲート間
の表面空乏層の影響を防止するために、１００〜１８０
ｋｅＶという高エネルギーで、１０Ｉ３／ｃｌＩ２以上
のドーズ員を以て行われる。以上の結果、第４図に示す
ようにゲート領域の活性層２２とソース、ドレイン領１
ｉｔ！２４ｔ、２４２の深さに大きい差が生じる。そう
すると、ゲート長を短くしだ時に基板電流の影響が非常
に大きくなり、これが類チャネル効果をもたらす。即ち
ゲート長が１μｍ以下になると、ＭＥＳＦＥＴのドレイ
ン・コンダクタンスが急激に増大し、またしきい値電圧
が負方向に大きく変動する。特にＧａＡｓ集積回路の場
合は、単体のマイクロ波ＧａＡｓＭＥＳＦＥＴと異なり
しきい値の均一性が要求されるので、大きい問題になる
。
層２２はできるだけ薄形化することが必要である。例え
ばこの活性層２２の形成のためのイオン注入は３０〜５
０ｋｅＶの加速エネルギーで行われる。一方、ソース、
トレイン領域２４１゜２４２のイオン注入は、オーミッ
ク・コンタクト形成を確実にしかつ、ソース・ゲート間
の表面空乏層の影響を防止するために、１００〜１８０
ｋｅＶという高エネルギーで、１０Ｉ３／ｃｌＩ２以上
のドーズ員を以て行われる。以上の結果、第４図に示す
ようにゲート領域の活性層２２とソース、ドレイン領１
ｉｔ！２４ｔ、２４２の深さに大きい差が生じる。そう
すると、ゲート長を短くしだ時に基板電流の影響が非常
に大きくなり、これが類チャネル効果をもたらす。即ち
ゲート長が１μｍ以下になると、ＭＥＳＦＥＴのドレイ
ン・コンダクタンスが急激に増大し、またしきい値電圧
が負方向に大きく変動する。特にＧａＡｓ集積回路の場
合は、単体のマイクロ波ＧａＡｓＭＥＳＦＥＴと異なり
しきい値の均一性が要求されるので、大きい問題になる
。
（発明が解決しようとする問題点）
以上のように従来のセルファライン形
ＧａＡｓＭＥＳＦＥＴでは、ゲート長を短縮すると短チ
ヤネル効果が現われて性能が大きく劣化するという問題
があった。
ヤネル効果が現われて性能が大きく劣化するという問題
があった。
本発明はこの様な問題を解決した
ＧａＡｓＭＥＳＦＥＴの製造方法を提供することを目的
とする。
とする。
［発明の構成］
（問題点を解決するための手段）
本発明は、半絶縁性ＧａＡｓ基板にイオン注入により活
性層を形成する際に、予めゲート形成領域に凹部を形成
しておく。そして凹部活性層表面にショットキーゲート
を形成し、次いでゲート電極をマスクとして高濃度にイ
オン注入を行なってソース、ドレイン領域を形成する。
性層を形成する際に、予めゲート形成領域に凹部を形成
しておく。そして凹部活性層表面にショットキーゲート
を形成し、次いでゲート電極をマスクとして高濃度にイ
オン注入を行なってソース、ドレイン領域を形成する。
（作用）
本発明の方法によれば、ゲート領域に予め凹部が形成さ
れているために、ソース、ドレイン領域のイオン注入を
例えば従来のように高エネルギー、高ドーズ量を以て行
なったとしても、形成される高Ｓ度ソース、ドレイン領
域の不純物分布の底部が活性層のそれより深くならない
ようにすることができる。この結果、ゲート長を十分に
短くしても、チャネル領域直下を流れる基板電流の増大
が抑制される。従って基板電流に起因する短チヤネル効
果が抑制される。
れているために、ソース、ドレイン領域のイオン注入を
例えば従来のように高エネルギー、高ドーズ量を以て行
なったとしても、形成される高Ｓ度ソース、ドレイン領
域の不純物分布の底部が活性層のそれより深くならない
ようにすることができる。この結果、ゲート長を十分に
短くしても、チャネル領域直下を流れる基板電流の増大
が抑制される。従って基板電流に起因する短チヤネル効
果が抑制される。
（実施例）
以下、本発明の詳細な説明する。
第１図（ａ）〜（ｆ）は一実施例の
〜４ＥＳＦＥＴの製造工程を示す断面図である。先ず（
１００）半絶縁性ＧａＡｓ１板１の表面をエツチングし
て、ゲート形成領域を含む部分に凹部２を形成する（
（ａ））。凹部２は、ゲート電（距のフィンガ一方向が
〈０１１〉方向になるようにそのパターン形状が選ばれ
る。凹部２の深さはこの実施例では２３００人とした。
１００）半絶縁性ＧａＡｓ１板１の表面をエツチングし
て、ゲート形成領域を含む部分に凹部２を形成する（
（ａ））。凹部２は、ゲート電（距のフィンガ一方向が
〈０１１〉方向になるようにそのパターン形状が選ばれ
る。凹部２の深さはこの実施例では２３００人とした。
次にフォトレジスト４をイオン注入マスクとして、Ｓｉ
イオンを加速電圧５０ｋｅＶ、ドーズ量１．６Ｘ１０１
２／ｃＩＲ２でイオン注入し、＄１イオン注入層３′を
形成する＜ （ｂ））。この後、ＡＳＨ３雰囲気中で８
５０℃、１０分のアニールを行ない、活性層３を形成す
る。次いで耐熱性ゲート金属として窒化タングステンを
４０００人堆積し、これを反応性イオンエツチングによ
りパターン形成して、１．０μｍのゲート電極５を形成
する１ｃ））。
イオンを加速電圧５０ｋｅＶ、ドーズ量１．６Ｘ１０１
２／ｃＩＲ２でイオン注入し、＄１イオン注入層３′を
形成する＜ （ｂ））。この後、ＡＳＨ３雰囲気中で８
５０℃、１０分のアニールを行ない、活性層３を形成す
る。次いで耐熱性ゲート金属として窒化タングステンを
４０００人堆積し、これを反応性イオンエツチングによ
りパターン形成して、１．０μｍのゲート電極５を形成
する１ｃ））。
次いでゲート電極５の側壁に選択的に５ｉａＮ＋ｒＩＡ
６ヲ形成ｔル（（ｄ ） ） 、 コ（７）Ｓ ｉ ３
Ｎ４１６の選択的形成は、ＣＶＤにより予め全面にＳ
ｉ３Ｎ４膜を堆積した後、これを反応性イオンエツチン
グによるエッチバックを行ってゲート電極５の側壁に残
す、という方法による。この後、ゲート電極５及び３ｉ
３Ｎ４Ｊ１６をマスクとして、２回目の３ｉイオン注入
を、加速電圧２５０ｋｅＶ、ドーズｆ１３Ｘ １０１３
／ｃｔｔｒ２の条件で行ない、ソース、ドレイン領域に
高濃度Ｓ１イオン注入層８】’、８２’ を形成する（
（ｅ））。このイオン注入条件では、イオン注入層の不
純物濃度ピーク位置は、第２図に示すようにほぼ０．２
μｍである。一方、先の活性Ｍ３は深さ２３００人の凹
部２に形成されていて、その不純物ピーク位置は第２図
に示すように約５００人であるから、ソース、ドレイン
領域のイオン注入ｍｉＩ’ 。
６ヲ形成ｔル（（ｄ ） ） 、 コ（７）Ｓ ｉ ３
Ｎ４１６の選択的形成は、ＣＶＤにより予め全面にＳ
ｉ３Ｎ４膜を堆積した後、これを反応性イオンエツチン
グによるエッチバックを行ってゲート電極５の側壁に残
す、という方法による。この後、ゲート電極５及び３ｉ
３Ｎ４Ｊ１６をマスクとして、２回目の３ｉイオン注入
を、加速電圧２５０ｋｅＶ、ドーズｆ１３Ｘ １０１３
／ｃｔｔｒ２の条件で行ない、ソース、ドレイン領域に
高濃度Ｓ１イオン注入層８】’、８２’ を形成する（
（ｅ））。このイオン注入条件では、イオン注入層の不
純物濃度ピーク位置は、第２図に示すようにほぼ０．２
μｍである。一方、先の活性Ｍ３は深さ２３００人の凹
部２に形成されていて、その不純物ピーク位置は第２図
に示すように約５００人であるから、ソース、ドレイン
領域のイオン注入ｍｉＩ’ 。
８２′の不純物ピークの１／ｅの位置がほぼ活性層３の
ピーク位置に重なることになる。即ち、ソース、ドレイ
ンのイオン注入層８１’、８２’ の不純物分布の底部
は活性層３のそれより浅いところに位置することになる
。
ピーク位置に重なることになる。即ち、ソース、ドレイ
ンのイオン注入層８１’、８２’ の不純物分布の底部
は活性層３のそれより浅いところに位置することになる
。
この後全面に３ｉ３Ｎ＋膜１１を堆積し、アニールによ
り注入不純物を活性化して高濃度ソース。
り注入不純物を活性化して高濃度ソース。
ドレイン領域８１．８２を形成する。そしてＳ＋３Ｎ４
膜１１にフォトレジストを用いてソース、ドレイン領域
に窓を開け、全面にオーミック雪掻材料としてＡｕＧｅ
合金膜を１５００人程度形成し、フォトレジストを除去
することによって不要なＡｕＧｅ合金膜を除去して、ソ
ース、ドレイン電極１０１．１０２を形成する１ｆ））
。
膜１１にフォトレジストを用いてソース、ドレイン領域
に窓を開け、全面にオーミック雪掻材料としてＡｕＧｅ
合金膜を１５００人程度形成し、フォトレジストを除去
することによって不要なＡｕＧｅ合金膜を除去して、ソ
ース、ドレイン電極１０１．１０２を形成する１ｆ））
。
最後に４００℃、２分の熱処理を行なって、セルファラ
イン型Ｍ Ｅ Ｓ Ｆ Ｅ Ｔを完成する。以上では一
個のＭＥＳＦＥＴについてのみ説明したが、実際には基
板上に同様のＭＥＳＦＥＴが複数個形成されて集積回路
を構成する。
イン型Ｍ Ｅ Ｓ Ｆ Ｅ Ｔを完成する。以上では一
個のＭＥＳＦＥＴについてのみ説明したが、実際には基
板上に同様のＭＥＳＦＥＴが複数個形成されて集積回路
を構成する。
こうしてこの実施例によれば、高濃度ソース。
ドレイン領域が、その底部が活性層の底部より深くなら
ないように形成されるから、ゲート長を短いものとして
も基板電流の壜入が抑制され、短チヤネル効果を抑制す
ることができる。
ないように形成されるから、ゲート長を短いものとして
も基板電流の壜入が抑制され、短チヤネル効果を抑制す
ることができる。
第３図は、この実施例により形成されたゲート長４μｍ
、２μｍ、１μｍ及び０．５μｍのＭＥＳＦＥＴのしき
い値電圧を、従来例と比較して示したものである。従来
構造では、ゲート長０．８μｍが短チヤネル効果を防止
できる限界であったのに対し、この実施例では約０．５
μｍのゲート長まで短チヤネル効果が防止されている。
、２μｍ、１μｍ及び０．５μｍのＭＥＳＦＥＴのしき
い値電圧を、従来例と比較して示したものである。従来
構造では、ゲート長０．８μｍが短チヤネル効果を防止
できる限界であったのに対し、この実施例では約０．５
μｍのゲート長まで短チヤネル効果が防止されている。
本発明は上記実施例に限られるものではない。
例えば実施例では、所謂順メサ構造の場合を説明したが
、逆メサ構造にも本発明を適用することができる。その
池水発明はその趣旨を逸脱しない範囲で種々変形して実
施することができる。
、逆メサ構造にも本発明を適用することができる。その
池水発明はその趣旨を逸脱しない範囲で種々変形して実
施することができる。
［発明の効果］
以上述べたように本発明によれば、基板表面のゲート形
成領域に予め凹部を形成しておくことによって、セルフ
ァライン構造の ＧａＡｓＭＥＳＦＥＴの短チヤネル効果を抑制し、短ゲ
ート長の優れた特性のＧａＡｓＭＥＳＦＥＴを得ること
ができる。
成領域に予め凹部を形成しておくことによって、セルフ
ァライン構造の ＧａＡｓＭＥＳＦＥＴの短チヤネル効果を抑制し、短ゲ
ート長の優れた特性のＧａＡｓＭＥＳＦＥＴを得ること
ができる。
第１図（ａ）〜（ｆ）は本発明の一実施例のＧ ａ Ａ
ｓ Ｍ Ｅ Ｓ Ｆ、 Ｅ Ｔの製造工程を示す断面
図、第２図はそのイオン注入による不純物濃度分布を説
明するための図、第３図は得られた ＭＥＳＦＥＴのしきい値特性を従来例と比較して示す図
、Ｍ４図は従来のＧａＡｓＭＥＳＦＥＴの構造を示す断
面図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・凹部、３′・
・・Ｓｉイオン注入層、３・・・活性層、４・・・フォ
トレジスト、５・・・ショットキーゲート電極、６・・
・Ｓｉ３Ｎ＋膜、７・・・フォトレジスト、８１′ 。 ８２′・・・３ｉイオン注入層、８１．８２・・・高濃
度ソース、ドレイン領域、９・・・Ｓｉ３Ｎ＋躾、１０
１．１０２・・・ソース、ドレイン電極、１１・・・Ｓ
：３Ｎ４１ｉ！。 出願人代理人 弁理士 鈴江武彦 第１ 図（１） 第１図（２） Ｑｌ ０．２ ０．３ ヌ さ （ＩＩｍ） 某２１Ｄ ケー ト長（−ｍ） 第３図 第４図
ｓ Ｍ Ｅ Ｓ Ｆ、 Ｅ Ｔの製造工程を示す断面
図、第２図はそのイオン注入による不純物濃度分布を説
明するための図、第３図は得られた ＭＥＳＦＥＴのしきい値特性を従来例と比較して示す図
、Ｍ４図は従来のＧａＡｓＭＥＳＦＥＴの構造を示す断
面図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・凹部、３′・
・・Ｓｉイオン注入層、３・・・活性層、４・・・フォ
トレジスト、５・・・ショットキーゲート電極、６・・
・Ｓｉ３Ｎ＋膜、７・・・フォトレジスト、８１′ 。 ８２′・・・３ｉイオン注入層、８１．８２・・・高濃
度ソース、ドレイン領域、９・・・Ｓｉ３Ｎ＋躾、１０
１．１０２・・・ソース、ドレイン電極、１１・・・Ｓ
：３Ｎ４１ｉ！。 出願人代理人 弁理士 鈴江武彦 第１ 図（１） 第１図（２） Ｑｌ ０．２ ０．３ ヌ さ （ＩＩｍ） 某２１Ｄ ケー ト長（−ｍ） 第３図 第４図
Claims (2)
- （１）半絶縁性ＧａＡｓ基板のゲート形成領域に凹部を
形成する工程と、前記基板の凹部を含む領域に不純物を
イオン注入して活性層を形成する工程と、前記凹部の活
性層上にショットキーゲート電極を形成する工程と、形
成されたゲート電極をマスクとして不純物を高濃度にイ
オン注入してソース、ドレイン領域を形成する工程とを
備えたことを特徴とするショットキーゲート型電界効果
トランジスタの製造方法。 - （２）前記ソース、ドレイン領域形成工程は、形成され
るソース、ドレイン領域の不純物分布の底部が前記活性
層の不純物分布の底部より深くならないように、イオン
注入条件が設定される特許請求の範囲第１項記載のショ
ットキーゲート型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19351186A JPS6348868A (ja) | 1986-08-19 | 1986-08-19 | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19351186A JPS6348868A (ja) | 1986-08-19 | 1986-08-19 | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6348868A true JPS6348868A (ja) | 1988-03-01 |
Family
ID=16309273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19351186A Pending JPS6348868A (ja) | 1986-08-19 | 1986-08-19 | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6348868A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100383002B1 (ko) * | 2000-08-16 | 2003-05-09 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
-
1986
- 1986-08-19 JP JP19351186A patent/JPS6348868A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100383002B1 (ko) * | 2000-08-16 | 2003-05-09 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
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