JPS6356959A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS6356959A JPS6356959A JP20225086A JP20225086A JPS6356959A JP S6356959 A JPS6356959 A JP S6356959A JP 20225086 A JP20225086 A JP 20225086A JP 20225086 A JP20225086 A JP 20225086A JP S6356959 A JPS6356959 A JP S6356959A
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
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- H01L21/0272—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers for lift-off processes
-
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔′産業上の利用分野〕
本発明は電界効果トランジスタの製造方法に関し、特に
ゲート部に接近して浅い高濃度導電層およびオーム性電
極を有する電界効果トランジスタの製造方法に関する。
ゲート部に接近して浅い高濃度導電層およびオーム性電
極を有する電界効果トランジスタの製造方法に関する。
ＧａＡｓを代表とする化合物半導体はＳｉに比べて大き
な電子移動度を有することに特長があり、超高速集積回
路に応用する研究開発が活発に行なわれている。ここで
は、ＧａＡｓのショットキーバリアゲート型電界効果ト
ランジスタ（以下ＭＥＳＦＥＴという）を例に説明する
。
な電子移動度を有することに特長があり、超高速集積回
路に応用する研究開発が活発に行なわれている。ここで
は、ＧａＡｓのショットキーバリアゲート型電界効果ト
ランジスタ（以下ＭＥＳＦＥＴという）を例に説明する
。
このＭＥＳＦＥＴの製造方法として、特開昭６０−１５
９７８号公報に提案されているものがある。第３図（ａ
）〜（ｈ）はこの製造方法を説明するための主要工程に
おける断面図である。
９７８号公報に提案されているものがある。第３図（ａ
）〜（ｈ）はこの製造方法を説明するための主要工程に
おける断面図である。
まず第３図（ａ）のように、半絶縁性ＧａＡｓからなる
半導体基板４にｓｉ＋を加速電圧３０ＫｅＶ。
半導体基板４にｓｉ＋を加速電圧３０ＫｅＶ。
ドース景２ Ｘ １０１２ｃ ｍ−２で・イオン注入し
チャネル層５を形成する。次に第３図＜ｂ＞のように半
導体基板４上にシリコン酸化膜を０．８μｍ気相成長さ
せ、ホトレジスト膜をマスクとして平行平板型ドライエ
ツチングにより酸化膜をエツチングし、ゲート長１．０
μｍの仮ゲートパターン６を形成する。
チャネル層５を形成する。次に第３図＜ｂ＞のように半
導体基板４上にシリコン酸化膜を０．８μｍ気相成長さ
せ、ホトレジスト膜をマスクとして平行平板型ドライエ
ツチングにより酸化膜をエツチングし、ゲート長１．０
μｍの仮ゲートパターン６を形成する。
次に第３図（ｃ）のように仮ゲートパターン６をマスク
としてＳｉ”を加速電圧１００ＫｅＶ、 ドースＢｋ
３ Ｘ １０ ”ｃ ｍ−２でイオン注入して高濃度導
電層７ａ、７ｂを形成する。次に第３図（ｄ）のように
反転膜１１として厚さ０．３μｍのシリコン窒化膜で全
面を覆い、水素中で８００’Ｃ２０分間の熱処理により
チャネル層５および高濃度導電層７ａ、７ｂの結晶性を
回復させる。
としてＳｉ”を加速電圧１００ＫｅＶ、 ドースＢｋ
３ Ｘ １０ ”ｃ ｍ−２でイオン注入して高濃度導
電層７ａ、７ｂを形成する。次に第３図（ｄ）のように
反転膜１１として厚さ０．３μｍのシリコン窒化膜で全
面を覆い、水素中で８００’Ｃ２０分間の熱処理により
チャネル層５および高濃度導電層７ａ、７ｂの結晶性を
回復させる。
次に第３図（Ｃ）のように、ホトレジスト膜１２を厚さ
１．０ノ１ｍ塗布するとホトレジスト膜１２の表面は平
滑になり、仮ゲートパターン６上のホトレジスト膜１２
は薄くなる。次に第３図（ｆ）のように平行平板型ドラ
イエツチングによりＣＦ４ガスを用いて全面をエツチン
グし、酸イヒ膜の仮ゲートパターン６を露出させる。
１．０ノ１ｍ塗布するとホトレジスト膜１２の表面は平
滑になり、仮ゲートパターン６上のホトレジスト膜１２
は薄くなる。次に第３図（ｆ）のように平行平板型ドラ
イエツチングによりＣＦ４ガスを用いて全面をエツチン
グし、酸イヒ膜の仮ゲートパターン６を露出させる。
次に第３図（ｇ）のように残ったホトレジスト膜１２を
はくり液で除去し、沸酸溶液により仮ゲートパターンの
酸化膜６を除去してゲーｈ開口１４を形成する。次に第
３図（ｈ）のように、デー１−開口１４にアルミニウム
のゲート電極１、および高濃度導電層７ａ、７ｂ上にオ
ーム性金属Ａｕ−Ｇｅ−Ｎｉのソース電極２．ドレイン
電極３を形成してＭ Ｅ Ｓ Ｆ Ｅ Ｔを完成させる
。
はくり液で除去し、沸酸溶液により仮ゲートパターンの
酸化膜６を除去してゲーｈ開口１４を形成する。次に第
３図（ｈ）のように、デー１−開口１４にアルミニウム
のゲート電極１、および高濃度導電層７ａ、７ｂ上にオ
ーム性金属Ａｕ−Ｇｅ−Ｎｉのソース電極２．ドレイン
電極３を形成してＭ Ｅ Ｓ Ｆ Ｅ Ｔを完成させる
。
この製造方法の特徴は、高温の熱処理後にゲート電極１
を形成できるため、ゲート電極の選定に自由度が大きい
ことである。
を形成できるため、ゲート電極の選定に自由度が大きい
ことである。
ＦＥＴの相互コンダクタンス（ｇｍ）を大きくするには
、ゲート長を短かくしてソースとグー１〜電極間の抵抗
（ソース抵抗）を小さくする・ｇ・要がある。しがし、
イオン注入により形成する高濃度導電層は、」二連した
従来例のような通常のアニール条件では、８ Ｘ １０
”ＣｌＴｌ−’以上に活性化することは難しい。そし
て、ソース抵抗を下げようとして高濃度導電層を深く厚
くすると、ゲート下への注入不純物の横方向拡散や基板
リーク電流が大きくなるため、ドレイン電流の飽和性が
悪くなり相互コンダクタンスも低下する。
、ゲート長を短かくしてソースとグー１〜電極間の抵抗
（ソース抵抗）を小さくする・ｇ・要がある。しがし、
イオン注入により形成する高濃度導電層は、」二連した
従来例のような通常のアニール条件では、８ Ｘ １０
”ＣｌＴｌ−’以上に活性化することは難しい。そし
て、ソース抵抗を下げようとして高濃度導電層を深く厚
くすると、ゲート下への注入不純物の横方向拡散や基板
リーク電流が大きくなるため、ドレイン電流の飽和性が
悪くなり相互コンダクタンスも低下する。
本発明の目的は、ゲート長を短がくしてもドレイン電流
の飽和性や相互コンダクタンスが良好な電界効果トラン
ジスタを提供することにある。
の飽和性や相互コンダクタンスが良好な電界効果トラン
ジスタを提供することにある。
本発明の電界効果トランジスタの製造方法は、半導体基
板上にチャネル層を形成する工程と、前記チャネル層上
にゲート形状を決めるための仮ゲー１〜パターンを形成
する工程と、前記仮ゲートパターンをマスクとしてイオ
ン注入法により不純物を注入し前記半導体基板表面に高
濃度導電層を形成する工程と、前記仮ゲートパターンの
側面に誘電体膜からなる側壁を形成する工程と、全面に
オーム性金属を被着し前記仮ゲーＩ・パターン−に部の
前記オーム性金属を除去する工程と、前記半導体基板の
表面を被覆膜で覆い前記仮ゲー）・パター〉上部の被覆
膜を除去し前記仮ゲートパターンのみを選択的に除去し
てグー１〜開［コとする工程と、前記ゲート開口にゲー
ト電極を形成する工程と含有するものである。
板上にチャネル層を形成する工程と、前記チャネル層上
にゲート形状を決めるための仮ゲー１〜パターンを形成
する工程と、前記仮ゲートパターンをマスクとしてイオ
ン注入法により不純物を注入し前記半導体基板表面に高
濃度導電層を形成する工程と、前記仮ゲートパターンの
側面に誘電体膜からなる側壁を形成する工程と、全面に
オーム性金属を被着し前記仮ゲーＩ・パターン−に部の
前記オーム性金属を除去する工程と、前記半導体基板の
表面を被覆膜で覆い前記仮ゲー）・パター〉上部の被覆
膜を除去し前記仮ゲートパターンのみを選択的に除去し
てグー１〜開［コとする工程と、前記ゲート開口にゲー
ト電極を形成する工程と含有するものである。
〔作用）
本発明の製造方法は、高濃度導電層を浅く１２度を下げ
て設けることにより、イオン注入層の横方向拡散を少な
くし、更にオーム性電極をゲート電極に接近させて設け
ることによりソース抵抗を低減させるものである。
て設けることにより、イオン注入層の横方向拡散を少な
くし、更にオーム性電極をゲート電極に接近させて設け
ることによりソース抵抗を低減させるものである。
次に本発明の電界効果トランジスタの製造方法を図面を
用いて説明する。
用いて説明する。
第１図（ａ）〜（ｈ）は本発明の第１の実施例を説明す
るための主要製造工程における半導体チップの断面図で
ある。
るための主要製造工程における半導体チップの断面図で
ある。
まず、第１図（ａ）のように半絶縁性Ｇａ。＾Ｓがらな
る半導体基板４上にＳｉ＋を加速電圧３０Ｋｅ■、ドー
ス量２ Ｘ １０ ’ ２ｃ ｍ −２でイオン注入し
チャネル層５を形成する。続いて全面にシリコン酸化膜
を形成したのち、ホトレジスト膜パターンをマスクとし
て平行平板型ドライエツチングによりシリコン酸化膜を
加工し、高さ０．８μｍ、ゲート長０．５μｍの仮ゲー
トパターン６を形成する。次に仮ゲートパターン６をマ
スクにＳｉ＋を加速電圧３０ＫｅＶ、ドース量７Ｘ１０
１２ｃｍ−２でイオン注入し高濃度導電層７ａ、７ｂを
設ける。
る半導体基板４上にＳｉ＋を加速電圧３０Ｋｅ■、ドー
ス量２ Ｘ １０ ’ ２ｃ ｍ −２でイオン注入し
チャネル層５を形成する。続いて全面にシリコン酸化膜
を形成したのち、ホトレジスト膜パターンをマスクとし
て平行平板型ドライエツチングによりシリコン酸化膜を
加工し、高さ０．８μｍ、ゲート長０．５μｍの仮ゲー
トパターン６を形成する。次に仮ゲートパターン６をマ
スクにＳｉ＋を加速電圧３０ＫｅＶ、ドース量７Ｘ１０
１２ｃｍ−２でイオン注入し高濃度導電層７ａ、７ｂを
設ける。
次に第１図（ｂ）のように厚さ０．１μｍのスパッタシ
リコン窒化膜で全面を覆い、水素中８００℃２０分間の
熱処理をおこない、チャネル層５および高濃度導電層７
ａ、７ｂの結晶性を回復し、さらに厚さ０．２μｍのス
パッタ法によるシリコン窒化膜を追加して覆い、ＣＦ４
ガスを用いた平行平板型ドライエツチングをおこない、
仮ゲートパターン６の側面に厚さ０．３μｍのシリコン
窒化膜からなる側壁８を残す。
リコン窒化膜で全面を覆い、水素中８００℃２０分間の
熱処理をおこない、チャネル層５および高濃度導電層７
ａ、７ｂの結晶性を回復し、さらに厚さ０．２μｍのス
パッタ法によるシリコン窒化膜を追加して覆い、ＣＦ４
ガスを用いた平行平板型ドライエツチングをおこない、
仮ゲートパターン６の側面に厚さ０．３μｍのシリコン
窒化膜からなる側壁８を残す。
次に第１図（ｃ）のように有機洗浄によりＧａＡｓ表面
を浄化した後、オーム性金属人ｕ−Ｇｅ−Ｎｉ９を厚さ
０．２μｍ蒸着し、その上にホトレジスト膜１０を厚さ
１．０μｍ塗布する。この時、仮ゲートパターン６上の
ホトレジスト膜１０は薄くなる。
を浄化した後、オーム性金属人ｕ−Ｇｅ−Ｎｉ９を厚さ
０．２μｍ蒸着し、その上にホトレジスト膜１０を厚さ
１．０μｍ塗布する。この時、仮ゲートパターン６上の
ホトレジスト膜１０は薄くなる。
次に第１図（ｄ）のように、Ａｒガスを用いたイオンミ
リング法により全面をエツチングして仮ゲートパターン
６上のオーム性金属９を除去し、オーム性金属９ａと９
ｂとを分離する。ここでイオンミリングは半導体基板４
を回転さぜながら＾「入射角３０°でおこなう。
リング法により全面をエツチングして仮ゲートパターン
６上のオーム性金属９を除去し、オーム性金属９ａと９
ｂとを分離する。ここでイオンミリングは半導体基板４
を回転さぜながら＾「入射角３０°でおこなう。
次に第１図（ｅ）のように、残ったホトレジスト膜１０
を除去した後、水素中４３０℃１分間の熱処理をおこな
い、オーム性金属Ａｕ−Ｇｅ、Ｎｉ９ ａ 。
を除去した後、水素中４３０℃１分間の熱処理をおこな
い、オーム性金属Ａｕ−Ｇｅ、Ｎｉ９ ａ 。
９ｂをＧａＡｓ基板の高濃度導電層７へ数十ｎｍ拡散さ
せてオーム性電極とする。シリコン窒化膜からなる側壁
８の側面に付着したオーム性金属９ａ。
せてオーム性電極とする。シリコン窒化膜からなる側壁
８の側面に付着したオーム性金属９ａ。
９ｂは熱処理した時に軟化し表面張力で吸い寄せられて
なくなる。
なくなる。
次に第１図（ｆ＞のように、反転膜１１としてスパッタ
法による窒化膜を厚さ０．３μｍ全面に設ける。次に第
１図（ｇ＞のように、従来技術と同様にしてゲート開口
１４を設ける。
法による窒化膜を厚さ０．３μｍ全面に設ける。次に第
１図（ｇ＞のように、従来技術と同様にしてゲート開口
１４を設ける。
続いて第１図＜ｈ）のようにゲート開口にアルミニウム
のゲート電極１を設ける。そして、オーム性金属９ａ、
９ｂ上の窒化膜１１を除去し、ソース電極２及びドレイ
ン電極３を形成してＭＥＳＦＥＴを完成させる。
のゲート電極１を設ける。そして、オーム性金属９ａ、
９ｂ上の窒化膜１１を除去し、ソース電極２及びドレイ
ン電極３を形成してＭＥＳＦＥＴを完成させる。
この第１の実施例により得られたＦＥＴの特性としては
、ゲートしきい電圧ＶＴ＝−０，３Ｖ（標準偏差３０ｍ
Ｖ）において、ゲーＩ〜電圧十０．６における相互コン
ダクタンスｇｍ＝４８０ｍ Ｓ ／ ｍ ｍ、ソース抵
抗Ｒｓ＝０．４Ω−ｍｍ、ゲート逆耐圧ＢＶＧ−７Ｖで
あった。また、トレイン電流の飽和性を示すドレイン帰
還率γ＝”Ｖｔ１つＶｏ＝０．０２であった。
、ゲートしきい電圧ＶＴ＝−０，３Ｖ（標準偏差３０ｍ
Ｖ）において、ゲーＩ〜電圧十０．６における相互コン
ダクタンスｇｍ＝４８０ｍ Ｓ ／ ｍ ｍ、ソース抵
抗Ｒｓ＝０．４Ω−ｍｍ、ゲート逆耐圧ＢＶＧ−７Ｖで
あった。また、トレイン電流の飽和性を示すドレイン帰
還率γ＝”Ｖｔ１つＶｏ＝０．０２であった。
従来の製造方法を用いて、イオン注入高濃度導電層を深
く形成し、ゲート長が０．５μｍの場合は、ＶＴ ＝−
０，４Ｖ （標準偏差１２０ｍＶ＞においては、ｇｍ＝
２４０ｍｓ／ｍｍ、Ｒｓ −０、７Ω −ｍｒｒ３
ＢＶＧ ＝−４Ｖ、７＝０．１２であった。
く形成し、ゲート長が０．５μｍの場合は、ＶＴ ＝−
０，４Ｖ （標準偏差１２０ｍＶ＞においては、ｇｍ＝
２４０ｍｓ／ｍｍ、Ｒｓ −０、７Ω −ｍｒｒ３
ＢＶＧ ＝−４Ｖ、７＝０．１２であった。
このように、第１の実施例で製造されたＦＥＴでは、ゲ
ートしきい電圧の標準偏差、ソース抵抗、ドレイン帰還
率が小さくなり、相互コンダクタンス、ゲート逆耐圧が
向上していることが分かる。
ートしきい電圧の標準偏差、ソース抵抗、ドレイン帰還
率が小さくなり、相互コンダクタンス、ゲート逆耐圧が
向上していることが分かる。
上述した説明は、主にＭＥＳＦＥＴによっていたがこれ
に限られるものではない。次に二次元電子ガス型電界効
果トランジスタに適用した第２の実施例について説明す
る 第２図（ａ）〜（ｃ）は第２の実施例を説明するための
主要製造工程の断面図である。
に限られるものではない。次に二次元電子ガス型電界効
果トランジスタに適用した第２の実施例について説明す
る 第２図（ａ）〜（ｃ）は第２の実施例を説明するための
主要製造工程の断面図である。
まず、第２図（ａ）のように半絶縁性ＧａＡｓからなる
半導体基板４上に分子線結晶成長法によりアンドープＧ
ａＡｓ層（チャネル層）２１を厚さ１．０μｍ成長し、
続いて１．５Ｘ １０１８ｃｍ−’のＳｉがドープされ
たＧａＡｆｆ Ａｓからなる電子供給層２２を厚さ４０
ｎｍ成長させる。
半導体基板４上に分子線結晶成長法によりアンドープＧ
ａＡｓ層（チャネル層）２１を厚さ１．０μｍ成長し、
続いて１．５Ｘ １０１８ｃｍ−’のＳｉがドープされ
たＧａＡｆｆ Ａｓからなる電子供給層２２を厚さ４０
ｎｍ成長させる。
次に第２図（ｂ）のように、第１の実施例と同様にして
高さ０．８μｍ、ゲート長０．５μｍの仮ゲートパター
ン６を形成した後、仮ゲートパターン６をマスクとして
Ｓｔ＋を加速電圧５０ＫｅＶ、 ドース量３Ｘ１０”ｃ
ｍ−２イオン注入して高濃度導電層７ａ、７ｂを設け、
Ａｓ１Ｉ３ガスで８５０℃１０秒の熱処理をおこさない
高濃度導電層７ａ、７ｂの結晶性を回復する。そして、
厚さ０．３μｍのスパッタ法によるシリコン窒化膜で全
面を覆い、ＣＦ４ガスを用いた平行平板型ドライエツチ
ングをおこない厚さ０．３μｍのシリコン窒化膜の側壁
８を設ける。この後、ＣＣｌ４ガスを用いた平行平板型
ドライエツチングにより高濃度導電層７ａ、７ｂを２０
ｎｍ堀込む。
高さ０．８μｍ、ゲート長０．５μｍの仮ゲートパター
ン６を形成した後、仮ゲートパターン６をマスクとして
Ｓｔ＋を加速電圧５０ＫｅＶ、 ドース量３Ｘ１０”ｃ
ｍ−２イオン注入して高濃度導電層７ａ、７ｂを設け、
Ａｓ１Ｉ３ガスで８５０℃１０秒の熱処理をおこさない
高濃度導電層７ａ、７ｂの結晶性を回復する。そして、
厚さ０．３μｍのスパッタ法によるシリコン窒化膜で全
面を覆い、ＣＦ４ガスを用いた平行平板型ドライエツチ
ングをおこない厚さ０．３μｍのシリコン窒化膜の側壁
８を設ける。この後、ＣＣｌ４ガスを用いた平行平板型
ドライエツチングにより高濃度導電層７ａ、７ｂを２０
ｎｍ堀込む。
次に第２図（ｃ）のように有機洗浄により半導体表面を
浄化した後、第１の実施例と同様にしてオーム性金属９
ａ、９ｂを設け、４５０℃１分間の熱処理をしてオーム
性金属９ａ、９ｂを高濃度導電層７ａ、７ｂへ拡散させ
、ソース電極及びドレイン電極とすることができる。こ
の後、第１の実施例と同様にしてアルミニウムのゲート
電極１を設け、電界効果トランジスタを完成させること
ができる。
浄化した後、第１の実施例と同様にしてオーム性金属９
ａ、９ｂを設け、４５０℃１分間の熱処理をしてオーム
性金属９ａ、９ｂを高濃度導電層７ａ、７ｂへ拡散させ
、ソース電極及びドレイン電極とすることができる。こ
の後、第１の実施例と同様にしてアルミニウムのゲート
電極１を設け、電界効果トランジスタを完成させること
ができる。
ＧａＡｌＡｓからなる電子供給層２２によりアンドープ
ＧａＡｓ層２１の内側にキャリアが発生しチャネルが形
成されるため、二次元電子ガス型電界効果トランジスタ
ではアンドープＧａＡｓ層２１がチャネル層となる。
ＧａＡｓ層２１の内側にキャリアが発生しチャネルが形
成されるため、二次元電子ガス型電界効果トランジスタ
ではアンドープＧａＡｓ層２１がチャネル層となる。
この第２の実施例により得られたＦＥＴの特性は、ゲー
トしきい電圧■□＝−０，３Ｖにおいて、最大相互コン
ダクタンスｇｍ＝３８０ｍｓ／ｍｍ、ソース抵抗Ｒｓ＝
Ｏ１５Ω−ｍｍと良好な値が得られた。
トしきい電圧■□＝−０，３Ｖにおいて、最大相互コン
ダクタンスｇｍ＝３８０ｍｓ／ｍｍ、ソース抵抗Ｒｓ＝
Ｏ１５Ω−ｍｍと良好な値が得られた。
以上説明したように、本発明の製造方法によれば、高濃
度導電層を浅くし、不純物濃度を下げることにより、横
方向拡散や基板リークが少なくなり、ドレイン電流の飽
和性やゲートしきい電圧のばらつきが改善される。そし
て、オーム性電極をゲート電極に接近させて設けること
により、ソース抵抗を下げて相互コンダクタンスを増大
させることができる。
度導電層を浅くし、不純物濃度を下げることにより、横
方向拡散や基板リークが少なくなり、ドレイン電流の飽
和性やゲートしきい電圧のばらつきが改善される。そし
て、オーム性電極をゲート電極に接近させて設けること
により、ソース抵抗を下げて相互コンダクタンスを増大
させることができる。
また、本発明では、ゲート電極を後で形成するため、ゲ
ート電極にも抵抗率の低い材料を厚く用いてゲート抵抗
を下げることができる効果もある。
ート電極にも抵抗率の低い材料を厚く用いてゲート抵抗
を下げることができる効果もある。
第１図（ａ）〜（ｈ）は本発明の第１の実施例を説明す
るための主要工程における半導体チップの断面図、第２
図（ａ）〜（Ｃ）は本発明の第２の実施例を説明するた
めの主要工程における半導体チップの断面図、第３図（
ａ）〜（ｈ）は従来の電界効果トランジスタの製造方法
を説明するための断面図である。 １・・・ゲート電極、２・・・ソース電極、３・・・ト
レイン電極、４・・・半導体基板、５・・・チャネル層
、６・・・仮ゲートパターン、７ａ、７ｂ・・・高濃度
導電層、８・・・側壁、９．９ａ、９ｂ・・・オーム性
金属、１１・・・反転膜、１０．１２・・・レジスト膜
、１３・・・反転パターン、１４・・・ゲート開口。 熟１ フ ろイ反ゲ゛−トへ“夕九 （Ｃ） （ｄ） 牛！■ （Ｃ） け） （ｈ） 牛 ２ 図 ９α オー４小主金ｋｑｂ 早３ 図 （ｂ） ７α躬耕尊１７ｂ （、、Ｃ） 、１／Ｌ転ｖＬ （ｄ）
るための主要工程における半導体チップの断面図、第２
図（ａ）〜（Ｃ）は本発明の第２の実施例を説明するた
めの主要工程における半導体チップの断面図、第３図（
ａ）〜（ｈ）は従来の電界効果トランジスタの製造方法
を説明するための断面図である。 １・・・ゲート電極、２・・・ソース電極、３・・・ト
レイン電極、４・・・半導体基板、５・・・チャネル層
、６・・・仮ゲートパターン、７ａ、７ｂ・・・高濃度
導電層、８・・・側壁、９．９ａ、９ｂ・・・オーム性
金属、１１・・・反転膜、１０．１２・・・レジスト膜
、１３・・・反転パターン、１４・・・ゲート開口。 熟１ フ ろイ反ゲ゛−トへ“夕九 （Ｃ） （ｄ） 牛！■ （Ｃ） け） （ｈ） 牛 ２ 図 ９α オー４小主金ｋｑｂ 早３ 図 （ｂ） ７α躬耕尊１７ｂ （、、Ｃ） 、１／Ｌ転ｖＬ （ｄ）
Claims (1)
- 半導体基板上にチャネル層を形成する工程と、前記チャ
ネル層上にゲート形状を決めるための仮ゲートパターン
を形成する工程と、前記仮ゲートパターンをマスクとし
てイオン注入法により不純物を注入し前記半導体基板表
面に高濃度導電層を形成する工程と、前記仮ゲートパタ
ーンの側面に誘電体膜からなる側壁を形成する工程と、
全面にオーム性金属を被着し前記仮ゲートパターン上部
の前記オーム性金属を除去する工程と、前記半導体基板
の表面を被覆膜で覆い前記仮ゲートパターン上部の被覆
膜を除去し前記仮ゲートパターンのみを選択的に除去し
てゲート開口とする工程と、前記ゲート開口にゲート電
極を形成する工程とを有することを特徴とする電界効果
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20225086A JPS6356959A (ja) | 1986-08-27 | 1986-08-27 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20225086A JPS6356959A (ja) | 1986-08-27 | 1986-08-27 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6356959A true JPS6356959A (ja) | 1988-03-11 |
Family
ID=16454433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20225086A Pending JPS6356959A (ja) | 1986-08-27 | 1986-08-27 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6356959A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5264382A (en) * | 1990-03-20 | 1993-11-23 | Fujitsu Limited | Method of producing semiconductor device using dummy gate structure |
-
1986
- 1986-08-27 JP JP20225086A patent/JPS6356959A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5264382A (en) * | 1990-03-20 | 1993-11-23 | Fujitsu Limited | Method of producing semiconductor device using dummy gate structure |
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