JPH02295131A - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳトランジスタの製造方法に関し、特にソ
ース（又はドレイン）領域に低濃度拡散層領域と高濃度
拡散層領域を有するＬＤＤ（（ライトリー・ドーブト・
ドレイン（ＬｉｇｂｔｌｙロｏｐｅｄＤｒａｉｎ）トラ
ンジスタの製造方法に関する。
ース（又はドレイン）領域に低濃度拡散層領域と高濃度
拡散層領域を有するＬＤＤ（（ライトリー・ドーブト・
ドレイン（ＬｉｇｂｔｌｙロｏｐｅｄＤｒａｉｎ）トラ
ンジスタの製造方法に関する。
従来のＬＤＤトランジスタの製造方法は、第２図（ａ）
に示すようにゲート電極《Ｎ型多結晶シリコン層２０４
，タングステンシリサイド層２０５）を形成後に、イオ
ン注入にてＮ型の低濃度ソース領域２０６．低濃度ドレ
イン領域２０６′を形成後、ＣＶＤ法により酸化シリコ
ン膜を一様に形成し、異方性エッチングにてゲート電極
側部にのみ酸化シリコン膜を残し、絶縁性側壁２０７，
２０７’を形成する。その後、第２図（ｂ）に示すよう
に、このゲート電極及び絶縁性側壁２０７．２０７’を
マスクに、イオン注入にてＮ型の高濃度ソース領域２０
８、高濃度ドレイン領域２０８′を形成する。
に示すようにゲート電極《Ｎ型多結晶シリコン層２０４
，タングステンシリサイド層２０５）を形成後に、イオ
ン注入にてＮ型の低濃度ソース領域２０６．低濃度ドレ
イン領域２０６′を形成後、ＣＶＤ法により酸化シリコ
ン膜を一様に形成し、異方性エッチングにてゲート電極
側部にのみ酸化シリコン膜を残し、絶縁性側壁２０７，
２０７’を形成する。その後、第２図（ｂ）に示すよう
に、このゲート電極及び絶縁性側壁２０７．２０７’を
マスクに、イオン注入にてＮ型の高濃度ソース領域２０
８、高濃度ドレイン領域２０８′を形成する。
上述した従来のＬＤＤトランジスタの製造方法は、異方
性エッチングによりエッチバックして絶縁性側壁を形成
するとき、ゲート電極上層のタングステンシリサイド層
２０５及びソース・ドレイン領域の表面は、エッチング
にさらされてしまい、タングステンシリサイド層２０５
表面についてはその後の酸化工程において、異常酸化し
、はがれ等が発生する欠点がある。またソース・ドレイ
ン領域についてはエッチバック時のダメージ及び汚染が
残り、ジャンクション漏れ電流が増大する欠点がある． 〔課題を解決するための手段〕 本発明は、第一導電型半導体基板の素子分離領域で区画
された素子形成領域にゲート絶縁膜を介してゲート電極
を形成した後、前記ゲート電極をマスクとしてイオン注
入を行ない第二導電型の低濃度ソース（又はドレイン》
領域を形成する工程と、絶縁膜を被着したのち異方性エ
ッチングを行ない前記ゲート電極の側部に絶縁性側壁を
形成する工程と、前記ゲート電極及び前記絶縁性側壁を
マスクとしてイオン注入を行ない第二導電型の高濃度ソ
ース（又はドレイン）領域を形成するＭＯＳトランジス
タの製造方法において、前記絶縁性側壁を形成した後、
前記高濃度ソース（又はドレイン）領域を形成する前又
は後に、前記ゲート電極及び低濃度ソース（又はドレイ
ン》領域又は高濃度ソース（又はドレイン）領域の表面
を少なくとも１０ナノメータ厚さエッチングにより除去
したのちアニールを行ない異方性エッチングによるダメ
ージを除去する工程を含むというものである。
性エッチングによりエッチバックして絶縁性側壁を形成
するとき、ゲート電極上層のタングステンシリサイド層
２０５及びソース・ドレイン領域の表面は、エッチング
にさらされてしまい、タングステンシリサイド層２０５
表面についてはその後の酸化工程において、異常酸化し
、はがれ等が発生する欠点がある。またソース・ドレイ
ン領域についてはエッチバック時のダメージ及び汚染が
残り、ジャンクション漏れ電流が増大する欠点がある． 〔課題を解決するための手段〕 本発明は、第一導電型半導体基板の素子分離領域で区画
された素子形成領域にゲート絶縁膜を介してゲート電極
を形成した後、前記ゲート電極をマスクとしてイオン注
入を行ない第二導電型の低濃度ソース（又はドレイン》
領域を形成する工程と、絶縁膜を被着したのち異方性エ
ッチングを行ない前記ゲート電極の側部に絶縁性側壁を
形成する工程と、前記ゲート電極及び前記絶縁性側壁を
マスクとしてイオン注入を行ない第二導電型の高濃度ソ
ース（又はドレイン）領域を形成するＭＯＳトランジス
タの製造方法において、前記絶縁性側壁を形成した後、
前記高濃度ソース（又はドレイン）領域を形成する前又
は後に、前記ゲート電極及び低濃度ソース（又はドレイ
ン》領域又は高濃度ソース（又はドレイン）領域の表面
を少なくとも１０ナノメータ厚さエッチングにより除去
したのちアニールを行ない異方性エッチングによるダメ
ージを除去する工程を含むというものである。
次に、本発明の一実施例を図面を用いて説明する．
第１図（ａ）〜（ｆ）は本発明の一実施例を説明するた
めの工程順に配置した半導体チップの縦断面図である。
めの工程順に配置した半導体チップの縦断面図である。
まず第１図（ａ）に示すように、Ｐ型シリコン基板１０
１上に選択酸化によりフィールド酸化膜１０２を形成し
て素子形成領域を区画し、素子形成領域表面にゲート酸
化膜１０３を形成する。その後Ｎ型多結晶シリコン層１
０４及びタングステンシリサイドＪ’ｌｌ０５を形成後
、フォトエッチング法によりゲート電極を形成する。そ
の後、このゲート電極（１０４，１０５）及びフィール
ド酸化膜１０２をマスクにイオン注入により、リンをエ
ネルギー４０ｋｅＶ、ドーズ量３ Ｘ １ ０ ”ｃｍ
−２で注入し、Ｎ型の低濃度ソース領域１０６及び低濃
度ドレイン領域１０６′を形成する。
１上に選択酸化によりフィールド酸化膜１０２を形成し
て素子形成領域を区画し、素子形成領域表面にゲート酸
化膜１０３を形成する。その後Ｎ型多結晶シリコン層１
０４及びタングステンシリサイドＪ’ｌｌ０５を形成後
、フォトエッチング法によりゲート電極を形成する。そ
の後、このゲート電極（１０４，１０５）及びフィール
ド酸化膜１０２をマスクにイオン注入により、リンをエ
ネルギー４０ｋｅＶ、ドーズ量３ Ｘ １ ０ ”ｃｍ
−２で注入し、Ｎ型の低濃度ソース領域１０６及び低濃
度ドレイン領域１０６′を形成する。
次に、第１図（ｂ）に示すように、ＣＶＤ法により酸化
シリコン膜１０９を厚さ２５０ｎｍ成長する。次に第１
図（Ｃ）に示すように、ＣＦ４をエッチングのガスとし
て用い、異方性のプラズマエッチにより酸化シリコン膜
１０９をエッチングし、ゲート電極の側部にのみ残し、
絶縁性側壁１０７，１０７’を形成する。この時、ゲー
ト電極上部のタングステンシリサイド層１０５及びＮ型
低濃度拡散層領域（１０６，１０６’ ）の表面はＣＦ
系のプラズマによりダメージを受けることになる。この
ダメージ層はエッチング直後では１０ｎｍ以下と比較的
表面に存在する。
シリコン膜１０９を厚さ２５０ｎｍ成長する。次に第１
図（Ｃ）に示すように、ＣＦ４をエッチングのガスとし
て用い、異方性のプラズマエッチにより酸化シリコン膜
１０９をエッチングし、ゲート電極の側部にのみ残し、
絶縁性側壁１０７，１０７’を形成する。この時、ゲー
ト電極上部のタングステンシリサイド層１０５及びＮ型
低濃度拡散層領域（１０６，１０６’ ）の表面はＣＦ
系のプラズマによりダメージを受けることになる。この
ダメージ層はエッチング直後では１０ｎｍ以下と比較的
表面に存在する。
次に、第１図（ｄ）に示すように、１１２０２とＮｌ１
４−ＯＨの混合液により、タングステンシリサイド層１
０５及びＮ型低濃度拡散層領域（１０６，１０６′》の
表面を１０ｎｍエッチングし、ダメージを受けた層を取
り除く。その後、８００℃の窒素雰囲気中で３，０分程
度アニールを行う。このエッチングとアニールによりタ
ングステンシリサイド層１０５、Ｎ型低濃度拡散層領域
（１０６，１０６′）の表面は絶縁性側壁１０７，丁０
７′の形成時の汚染．ダメージは完全に取り除かれる。
４−ＯＨの混合液により、タングステンシリサイド層１
０５及びＮ型低濃度拡散層領域（１０６，１０６′》の
表面を１０ｎｍエッチングし、ダメージを受けた層を取
り除く。その後、８００℃の窒素雰囲気中で３，０分程
度アニールを行う。このエッチングとアニールによりタ
ングステンシリサイド層１０５、Ｎ型低濃度拡散層領域
（１０６，１０６′）の表面は絶縁性側壁１０７，丁０
７′の形成時の汚染．ダメージは完全に取り除かれる。
次に、第１図（ｅ）に示すように、９００℃の酸素雰囲
気中にて酸化し、タングステンシリサイドＮ１０５及び
Ｎ型低濃度拡散層領域（１０６ １０６’）上に厚さ
１０ｎｍの酸化シリコン膜１１０，タングステンシリサ
イドの酸化膜１１０′を形成した後、イオン注入により
ヒ素を？ネルギー７ＱｋｅＶ、ドーズ量５ Ｘ １ ０
”ｃｍ−２注入し、Ｎ型の高濃度ソース領域１０８及
び高濃度ドレイン領域１０８′を形成する。
気中にて酸化し、タングステンシリサイドＮ１０５及び
Ｎ型低濃度拡散層領域（１０６ １０６’）上に厚さ
１０ｎｍの酸化シリコン膜１１０，タングステンシリサ
イドの酸化膜１１０′を形成した後、イオン注入により
ヒ素を？ネルギー７ＱｋｅＶ、ドーズ量５ Ｘ １ ０
”ｃｍ−２注入し、Ｎ型の高濃度ソース領域１０８及
び高濃度ドレイン領域１０８′を形成する。
次に第１図（ｆ）に示すように、従来法により層間絶縁
膜１】１を形成し、金属配線１１２，１１２′にて接続
する。
膜１】１を形成し、金属配線１１２，１１２′にて接続
する。
ここで、第１図（（１）にて説明したように、タングス
テンシリサイド層１ ０ ５及びＮ型低濃度拡散層領域
（１０６，１０６’ ）の表面を８２０■とＮ １１
４０ Ｈの混合液にてエッチングしたが、ＳＦ６等をエ
ッチングガスとして異方性プラズマエッチによりエッチ
ングしても良い。また上述の絶縁性側壁１０７，１０７
’形成後にＮ型高濃度拡散層領域（１０８，１０８′）
を形成し、その後にタングステンシリサイド層１０５及
びＮ型高濃度拡Ｍ層領域の表面をエッチングしアニール
を行ってもよい。
テンシリサイド層１ ０ ５及びＮ型低濃度拡散層領域
（１０６，１０６’ ）の表面を８２０■とＮ １１
４０ Ｈの混合液にてエッチングしたが、ＳＦ６等をエ
ッチングガスとして異方性プラズマエッチによりエッチ
ングしても良い。また上述の絶縁性側壁１０７，１０７
’形成後にＮ型高濃度拡散層領域（１０８，１０８′）
を形成し、その後にタングステンシリサイド層１０５及
びＮ型高濃度拡Ｍ層領域の表面をエッチングしアニール
を行ってもよい。
以上説明したように、本発明は異方性エッチングにてゲ
ート電極の側部に絶縁性側壁を形成した後、異方性エッ
チングによって発生するゲート電極及び拡散層領域表面
のダメージ（汚染を含む〉を除去し、アニールを行うこ
とにより、その後の酸化工程における異常酸化を防止で
き、またソース・ドレイン領域にジャンクション漏れ電
流を低減でき、特性の優れたＭ Ｏ Ｓ ＋−ランジス
タを歩留り良く製造できる効果がある。
ート電極の側部に絶縁性側壁を形成した後、異方性エッ
チングによって発生するゲート電極及び拡散層領域表面
のダメージ（汚染を含む〉を除去し、アニールを行うこ
とにより、その後の酸化工程における異常酸化を防止で
き、またソース・ドレイン領域にジャンクション漏れ電
流を低減でき、特性の優れたＭ Ｏ Ｓ ＋−ランジス
タを歩留り良く製造できる効果がある。
第１図（ａ）〜（ｆ）は本発明の一実施例を説明するた
めの工程順に配置した・半導体チップの樅断面図、第２
図（ａ）．（ｂ）は従来例を説明するための工程順に配
置した半導体チップの縦断面図である。 １０１，２０１・・・Ｐ型シリコン基板、１０２，２０
２・・・フィールド酸化膜、１０３，２０３−．，ゲー
ト酸化膜、１０４，２０４・・・Ｎ型多結晶シリコン層
、１．０５，２０５・・・タングステンシリサイド層、
１０６．２０６・・・低濃度ソース領域、］０６’ ２
０６’・・・低濃度ドレイン領域、１０７．１０７’
，２０７，２０７′・・・絶縁性側壁、１０８，２０８
・・・高濃度ソース領域、１０８′２０８′・・・高濃
度ドレイン領域、１０９・・・酸化シリコン膜、１１０
・・・酸化シリコン膜、１１０′・・・タングステンシ
リサイドの酸化膜、１１１・・・層間絶縁膜、１１２．
１１２’・・・金属配線。 ／０５ タノ７スフ冫冫ノ”フイト勇 代理人 弁理士 内 原 晋 （ｂ） 閃１図 （Ｃ） （ｄ） ｙ１ツ ・′Ｉ］ 図 （ｆ） 町 図
めの工程順に配置した・半導体チップの樅断面図、第２
図（ａ）．（ｂ）は従来例を説明するための工程順に配
置した半導体チップの縦断面図である。 １０１，２０１・・・Ｐ型シリコン基板、１０２，２０
２・・・フィールド酸化膜、１０３，２０３−．，ゲー
ト酸化膜、１０４，２０４・・・Ｎ型多結晶シリコン層
、１．０５，２０５・・・タングステンシリサイド層、
１０６．２０６・・・低濃度ソース領域、］０６’ ２
０６’・・・低濃度ドレイン領域、１０７．１０７’
，２０７，２０７′・・・絶縁性側壁、１０８，２０８
・・・高濃度ソース領域、１０８′２０８′・・・高濃
度ドレイン領域、１０９・・・酸化シリコン膜、１１０
・・・酸化シリコン膜、１１０′・・・タングステンシ
リサイドの酸化膜、１１１・・・層間絶縁膜、１１２．
１１２’・・・金属配線。 ／０５ タノ７スフ冫冫ノ”フイト勇 代理人 弁理士 内 原 晋 （ｂ） 閃１図 （Ｃ） （ｄ） ｙ１ツ ・′Ｉ］ 図 （ｆ） 町 図
Claims (1)
- 第一導電型半導体基板の素子分離領域で区画された素子
形成領域にゲート絶縁膜を介してゲート電極を形成した
後、前記ゲート電極をマスクとしてイオン注入を行ない
第二導電型の低濃度ソース（又はドレイン）領域を形成
する工程と、絶縁膜を被着したのち異方性エッチングを
行ない前記ゲート電極の側部に絶縁性側壁を形成する工
程と、前記ゲート電極及び前記絶縁性側壁をマスクとし
てイオン注入を行ない第二導電型の高濃度ソース（又は
ドレイン）領域を形成するＭＯＳトランジスタの製造方
法において、前記絶縁性側壁を形成した後、前記高濃度
ソース（又はドレイン）領域を形成する前又は後に、前
記ゲート電極及び低濃度ソース（又はドレイン）領域又
は高濃度ソース（又はドレイン）領域の表面を少なくと
も１０ナノメータ厚さエッチングにより除去したのちア
ニールを行ない異方性エッチングによるダメージを除去
する工程を含むことを特徴とするＭＯＳトランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116309A JP2513312B2 (ja) | 1989-05-09 | 1989-05-09 | Ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116309A JP2513312B2 (ja) | 1989-05-09 | 1989-05-09 | Ｍｏｓトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02295131A true JPH02295131A (ja) | 1990-12-06 |
| JP2513312B2 JP2513312B2 (ja) | 1996-07-03 |
Family
ID=14683813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1116309A Expired - Fee Related JP2513312B2 (ja) | 1989-05-09 | 1989-05-09 | Ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2513312B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970054393A (ko) * | 1995-12-27 | 1997-07-31 | 김주용 | 반도체 소자의 트랜지스터 제조방법 |
| US6281131B1 (en) * | 1998-02-27 | 2001-08-28 | Micron Technology, Inc. | Methods of forming electrical contacts |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5768033A (en) * | 1980-10-16 | 1982-04-26 | Toshiba Corp | Manufacture of semiconductor device |
-
1989
- 1989-05-09 JP JP1116309A patent/JP2513312B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5768033A (en) * | 1980-10-16 | 1982-04-26 | Toshiba Corp | Manufacture of semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970054393A (ko) * | 1995-12-27 | 1997-07-31 | 김주용 | 반도체 소자의 트랜지스터 제조방법 |
| US6281131B1 (en) * | 1998-02-27 | 2001-08-28 | Micron Technology, Inc. | Methods of forming electrical contacts |
| US6472328B2 (en) * | 1998-02-27 | 2002-10-29 | Micron Technology, Inc. | Methods of forming an electrical contact to semiconductive material |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2513312B2 (ja) | 1996-07-03 |
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