JPH04348532A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＳＯＩ（Ｓｉｌｉｃｏｎ
　ｏｎ　Ｉｎｓｕｌａｔｏｒ）型半導体装置の構造及び
製造方法に関する。

【０００２】

【従来の技術】ＳＯＩ　　ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉ
ｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタの
能動層を薄膜化した薄膜ＳＯＩ　　ＭＯＳ型トランジス
タは、低寄生容量，高い相互コンダクタンス，小さいサ
ブスレッショルド係数などの特性を持ち、回路動作を高
速化することができる。

【０００３】一方、ソース，ドレイン領域の電気抵抗値
は、その膜抵抗（Ｒｓ）に依存し、該膜抵抗はソース，
ドレイン領域の膜厚ｔに反比例する。このために、ＳＯ
Ｉ　ＭＯＳ型トランジスタを薄膜化するに伴い、Ｒｓが
増加する傾向にある。これは、ＬＳＩの高速化を妨げる
ので、ソース，ドレイン領域の少なくとも一部分を金属
シリサイド化することにより、ソース，ドレイン領域の
低抵抗化を図る方法が考えられてきた。このシリサイド
化における問題点を図１〜図３にそって述べる。

【０００４】図１は島状の半導体薄膜に形成した薄膜Ｓ
ＯＩ　　ＭＯＳ型トランジスタのソース又はドレイン領
域の断面図である。ここで、１１はＳｉ基板、３２は絶
縁膜、１３は島状の半導体薄膜に形成した薄膜ＳＯＩ　
　ＭＯＳ型トランジスタのソース又はドレイン領域であ
る。 ソース又はドレイン領域３を図２に示したように金属膜
６１で覆った後、熱処理をほどこすことにより、下地酸
化膜界面まで金属シリサイド化する。このような方法に
より生成した金属シリサイド膜６２は、図３に示したよ
うにエッジ部が盛り上がった形となる。

【０００５】金属シリサイド化反応は、島状領域の中心
部では上面からの金属の供給のみにより金属シリサイド
化反応が起きるので、縦方向のみに体積収縮する。一方
、島状半導体薄膜のエッジ部では島状半導体薄膜の側面
および上面からの金属の供給により進行する。このため
、島状半導体薄膜のエッジ部では金属シリサイド化によ
る体積収縮が横方向と縦方向の両方に向かって起こる。 この結果、島状半導体薄膜のエッジ部では縦方向の体積
収縮が島状領域中心部より小さく、盛り上がった形とな
る。同様に表面では縦方向の体積変化があるため横方向
の体積変化が小さく横に張出した形となる。また、島状
領域のエッジ部では金属の供給量が島状領域の中心部よ
り多くなるためＳｉの供給が不足し、生成した金属シリ
サイド膜６２と絶縁膜３２の界面に空洞が生じるという
問題がある。

【０００６】

【発明が解決しようとする課題】本発明は上記事情に鑑
みてなされたもので、薄膜ＳＯＩ　　ＭＯＳ型トランジ
スタのソース及びドレイン領域等の絶縁膜上の島状半導
体の金属シリサイド化による変形を無くし、回路動作の
高速化を達成できる半導体装置及びその製造方法を提供
することを目的とするものである。

【０００７】

【課題を解決するための手段】上記目的は、（１）絶縁
体上の島状の半導体薄膜の少なくとも一部が下地の絶縁
体に達するまで金属シリサイド化された金属シリサイド
膜の島の側面に、金属シリサイドと同じ又はそれ以下の
厚さの第１の絶縁膜の側壁が形成され、さらにその上に
第２の絶縁膜の層間膜が形成されている半導体装置によ
り達成される。（２）絶縁体上の島状の半導体薄膜の側
面に絶縁膜の側壁を形成し、次に該半導体薄膜上に金属
層を形成し金属シリサイド化する半導体装置の製造方法
により達成される。（３）絶縁体上の島状の半導体薄膜
の周辺部にイオン打ち込みを行なった後、該半導体薄膜
上に金属層を形成し金属シリサイド化する半導体装置の
製造方法により達成される。（４）絶縁体上の島状半導
体薄膜を少なくとも一部が下地の絶縁体に達するまで金
属シリサイド化する場合、シリサイド化しない領域を絶
縁膜で覆い、該半導体薄膜上に金属層を形成し金属シリ
サイド化する。その後、島状にパターニングする半導体
装置の製造方法により達成される。（５）絶縁体上の島
状半導体薄膜上に形成されたＭＩＳ型半導体装置のソー
ス，ドレイン領域の少なくとも一部が下地の絶縁体に達
するまで金属シリサイド化されている薄膜トランジスタ
において、半導体薄膜の島の側面に第１の絶縁膜の側壁
が形成され、さらにその上に第２の絶縁膜の層間膜が形
成されている半導体装置により達成される。（６）絶縁
体上の島状半導体薄膜に形成されたＭＩＳ型半導体装置
の製造方法において、ゲート電極及び前記半導体薄膜の
側面に絶縁膜の側壁を形成し、次に前記半導体薄膜のう
ちゲート電極及び絶縁膜の側壁で覆われた部分以外の領
域を少なくとも一部が下地の絶縁体に達するまで金属シ
リサイド化する上記ＭＩＳ型半導体装置の製造方法によ
り達成される。（７）絶縁体上の島状半導体薄膜に形成
されたＭＩＳ型半導体装置の製造方法において、試料上
に熱酸化膜をマスクとしてゲート電極を形成し、次にゲ
ート電極及び前記半導体薄膜の側面に絶縁膜の側壁を形
成し、次に前記半導体薄膜のうちゲート上の熱酸化膜お
よび絶縁膜の側壁で覆われた部分以外の領域を少なくと
も一部が下地の絶縁体に達するまで金属シリサイド化す
ることを特徴とする上記ＭＩＳ型半導体装置の製造方法
により達成される。

【０００８】図４〜図６に、本発明の薄膜ＳＯＩ　　Ｍ
ＯＳ型トランジスタのソース，ドレイン領域のシリサイ
ド化の工程の断面図を示した。ここでは、金属シリサイ
ド化による変形の要因である側面からの金属の供給を、
半導体薄膜の島の側面に絶縁膜の側壁３４を形成するこ
とにより防ぐことにより対応した。この特徴を金属シリ
サイド形成プロセスにそって以下にまとめる。

【０００９】図４に示したように絶縁膜上の島状半導体
薄膜１５に、絶縁膜の側壁３４を形成する。次に図５に
示したように、島状領域に金属膜６３をかぶせ、熱処理
することにより、図６に示したようなエッジ部の盛り上
がりの無い、金属シリサイド６４を得る。

【００１０】

【作用】シリサイド化される半導体薄膜の側壁部分にシ
リサイド化のための金属が接触しないよう絶縁膜を設け
るため、この側壁部分からはシリサイド化が進行しない
。よって、シリサイド化は半導体薄膜の上面からのみ均
一に進行する。これにより、半導体薄膜の変形等が生じ
にくい。

【００１１】または、シリサイド化される半導体薄膜の
端部に不純物をドーピングすることにより、半導体薄膜
端部のシリサイド化反応が起こりにくくなる。この方法
によっても、シリサイド化は半導体薄膜のほとんど上面
からのみ進行し、半導体薄膜の変形等が生じにくい。

【００１２】また、半導体薄膜をシリサイド化した後パ
ターンニングすることにより、半導体薄膜の変形等が生
じた部分を取り除くこともできる。

【００１３】

【実施例】

実施例１ 図７〜図１０により本発明の一実施例を説明する。

【００１４】ここで、１６は支持基盤となるシリコン基
板、１７は単結晶半導体薄膜、具体的には、単結晶シリ
コン薄膜、１８はゲートポリシリコン膜、１９はソース
及びドレイン領域となる不純物領域、３５は絶縁膜、具
体的にはシリコン酸化膜、３６はゲート絶縁膜、３７，
３８は絶縁膜、具体的にはシリコン酸化膜の側壁、６５
は金属膜、具体的にはチタン膜、６６は金属シリサイド
膜、具体的にはチタンシリサイド膜に対応する。まず図
７に示すように、従来法に従って、単結晶シリコン膜１
７の島上にゲート酸化膜３６及びゲート電極となるポリ
シリコン膜を形成した後、ソース及びドレインの不純物
領域１９をイオン注入の方法で形成する。なおシリコン
膜，ゲートポリシリコン膜の厚さはそれぞれ５０ｎｍ，
１００ｎｍとした。また、ソース及びドレインの不純物
領域１９は下地酸化膜３５まで届いている。次に図８に
示すようにシリコン薄膜１７及びゲートポリシリコン膜
１８の両側面にシリコン酸化膜の側壁３７，３８を形成
する。この側壁は図７の状態の試料上にＣＶＤ法により
シリコン酸化膜を厚さ１００ｎｍ形成し次いで反応性イ
オンエッチングにより全面をエッチングすることにより
得られる。次に図９に示すように試料全面にスパッタリ
ング法等でチタン（Ｔｉ）膜６５を１００ｎｍ形成し，
窒素雰囲気中で６５０℃、６０秒のアニールをする。こ
こで上記処理を行なうことによってシリコン膜及びゲー
トポリシリコンの露出した部分のみからチタンシリサイ
ド化が進行する。しかし側壁により保護されたゲートポ
リシリコンの両側面からはチタンシリサイド化は進行し
ない。また、シリコン膜側面からのシリサイド化も進行
しないので、シリサイド化が均一に進行し、シリコン膜
のエッジの盛り上がりは起こらない。次に上記試料をＨ
２Ｏ２，ＮＨ４ＯＨ，Ｈ２Ｏ　を体積比１：１：５で混
合した溶液で酸洗浄し、反応せずに残ったＴｉ膜を除去
する。その後Ａｒ雰囲気中８００℃、６０秒アニールし
図１０に示したような構造を得る。以上が本発明による
製造方法の一例である。

【００１５】以上の説明では、金属シリサイド化に用い
る金属としてＴｉを用いたが、他の金属及び金属シリサ
イド化法でも実施できる。例えば、図１１に示したよう
に選択ＣＶＤ法により試料上にタングステン（Ｗ）膜６
７を形成し金属シリサイド化を行なっても良い。選択Ｃ
ＶＤ法によれば、シリコン膜及びポリシリコン膜のみに
選択的にＷ膜を形成でき、ソース又はドレインとゲート
が金属シリサイドによりショートする不良をおこりにく
くすることができる。また、Ｗ膜の膜厚も制御しやすい
ためシリサイド化反応に寄与するＷの量を制御しやすい
。

【００１６】上記実施例ではソース及びドレインの形成
を金属シリサイド化の前に行なったが、金属シリサイド
化を行なったあとにソース及びドレインを形成すること
によっても、前記半導体装置の構造の製造方法が得られ
る。

【００１７】実施例２ 実施例１では、ソース及びドレイン領域の以外にゲート
ポリシリコンも金属シリサイド化したが、ゲートの金属
シリサイド化は行なわなくてもよい。まず、シリコン膜
１７の島上にゲート絶縁膜３６、ポリシリコン膜を順次
形成する。次に、図１２に示したように、熱酸化膜３９
を形成し、これをマスクとしてエッチングすることによ
りゲート電極２０を形成する。次に、ソース及びドレイ
ンの不純物領域１９をイオン注入の方法で形成する。次
に、試料上にＣＶＤ法によりシリコン酸化膜を形成し、
反応性イオンエッチングにより全面をエッチングするこ
とにより図１３に示すようにシリコン薄膜１９，ゲート
電極２０、及び熱酸化膜３９の両側面にシリコン酸化膜
の側壁４０，４１を形成する。次に、試料上全面に金属
層を形成し、熱処理して金属シリサイド化する。その後
、酸処理により未反応の金属膜を除去することにより、
図１４に示したような構造を得る。

【００１８】また、絶縁膜の側壁のシリコン酸化膜は、
ＣＶＤ法のみではなく熱酸化することにより形成しても
良い。上記実施例と同様にゲート絶縁膜３６，ゲート電
極２０、ソース及びドレインの不純物領域１９を順次形
成する。その後、試料を熱酸化し、反応性イオンエッチ
ングにより全面をエッチングすることにより、図１５に
示したように、シリコン薄膜１９，ゲート電極２０の両
側面に熱酸化膜の側壁４２，４３を形成する。

【００１９】実施例３ また上記２つの実施例では、デバイスを形成した絶縁膜
上の島状半導体領域は、ソース及びドレイン領域とチャ
ネル部を同じ膜厚としたが図２２に示したように、異な
る膜厚でも良い。製造工程を図１６〜図２２に従い説明
する。まず図１６に示したように、薄膜化したＳＯＩ基
板上に自然酸化膜４４を形成した上に、ドープトポリシ
リコン膜２２を０．１５μｍ　形成し、ポリシリコン膜
表面にイオン打ち込みにより不純物領域形成のための不
純物を導入する。次に、図１７に示したように、ポリシ
リコン膜上にレジスト膜４５を形成し、ヒドラジンによ
りポリシリコン膜２２を等方性エッチングすることによ
り図１８に示したような構造とする。自然酸化膜はエッ
チングされないのでＳＯＩ基板はエッチングされず単結
晶シリコン膜厚は変化しない。またこの時のエッチング
時間によりチャネル長を決めることができる。次に、ホ
トレジスト膜を形成し、パターニングして単結晶シリコ
ン薄膜２１を下地酸化膜３５までエッチングすることに
より、図１９に示したように島状半導体領域を形成する
。 次に、不純物を導入し熱処理を行うことによりソース，
ドレインの不純物領域を形成する。次に、図２０に示し
たように、ゲート酸化膜４６及びゲート電極２４を形成
する。さらに、前記実施例と同様にしてゲート電極及び
島状半導体領域に図２１に示したように絶縁膜の側壁４
８，４９を形成する。その後、試料上に金属膜を形成し
、熱処理して酸化膜３５に達するまで金属シリサイド化
を行い、図２２に示した構造の薄膜ＳＯＩ　ＭＯＳ型ト
ランジスタを得る。

【００２０】実施例４ 図２６に示した構造の薄膜ＳＯＩ　　ＭＯＳ型トランジ
スタの製造工程を図２３〜図２６に従い説明する。シリ
コン基板２５を酸化することにより形成した酸化膜上５
０にホトレジストのマスクを形成し、酸化膜を０．２μ
ｍ　エッチングして図２３に示したような構造とする。 次に、試料上に膜厚２５０ｎｍのポリシリコン膜を形成
する。次に、試料表面上にレーザー光を照射し種結晶か
ら結晶成長させることにより、単結晶シリコンとする。 次に、図２４に示したように島状領域２６を残して下地
の酸化膜まで単結晶シリコンをエッチングする。次に、
図２５に示したように、ゲート酸化膜５１及びゲート電
極２８を形成し、ソース及びドレインの不純物領域２７
をイオン注入の方法で形成する。さらに、実施例１と同
様にしてゲート電極２８及び島状半導体領域２６の側壁
に絶縁膜５３，５４を形成する。その後、試料上に金属
膜を形成し、熱処理して金属シリサイド化を行うことに
より、図２６に示した構造の薄膜ＳＯＩ　　ＭＯＳ型ト
ランジスタを得る。金属シリサイド化した部分が符号７
０で示されている。

【００２１】実施例５ 支持基板２９上に設けられた、絶縁膜５５上のシリコン
膜１０１の上にゲート絶縁膜５６，ポリシリコン膜１０
２を順次形成する。次に、熱酸化膜５７を形成し、これ
ををマスクとしてエッチングすることによりゲート電極
１０２を形成する。次に、試料上にＣＶＤ法によりシリ
コン酸化膜を形成し、反応性イオンエッチングにより全
面をエッチングすることにより図２７に示すようにゲー
トポリシリコン１０２及び熱酸化膜５７の両側面にシリ
コン酸化膜の側壁５８を形成する。次に、シリコン薄膜
上にレジスト膜５９を形成し、レジスト膜をマスクとし
てイオン打ち込みを行ない、リンなどのＮ型不純物を１
０１６個／ｃｍ２　の面密度で導入する。次に、試料上
に低温ＣＶＤ法によりシリコン酸化膜を形成し、反応性
イオンエッチングにより全面をエッチングすることによ
りレジスト膜５９の側面に、シリコン酸化膜の絶縁壁を
形成する。次に、図２９に示したようにエッチングによ
り半導体薄膜を島状にパターニングする。次に、図３０
に示したように試料上全面にタングステンなどの金属層
７１を形成し、６６０℃で熱処理することにより、シリ
コン膜１０１及び１０３を金属シリサイド化する。島状
領域周辺部の不純物層１０３では、不純物の導入されて
いない領域よりシリサイド化反応の起こる温度が高いた
め、シリサイド化反応が進みにくい。このため、熱処理
して金属シリサイド化する温度を適当に選び、島状領域
端面のシリサイド化反応を進みにくくすることにより平
坦なシリサイド膜が形成することができる。例えば、不
純物層１０３に不純物としてリンが１×１０２０個／ｃ
ｍ３　の濃度で含まれていた場合、シリサイド化温度を
６６０度程度とすればよい。その後、酸処理により未反
応の金属膜を除去することにより図３１に示したような
構造とする。 次にゲートをマスクとしてイオン打ち込みを行ないＰな
どのＮ型不純物を導入し、熱拡散によりソース，ドレイ
ンの不純物領域１０４を形成し、図３２に示したような
構造を得る。

【００２２】実施例６ 絶縁膜１３１上のシリコン膜１０６の上にゲート絶縁膜
５９、ポリシリコン膜を順次形成する。次に、熱酸化膜
１３２を形成し、これをマスクとしてエッチングするこ
とによりゲート電極１０７を形成する。次に、試料上に
ＣＶＤ法によりシリコン酸化膜を形成し、反応性イオン
エッチングにより全面をエッチングすることにより図３
３に示すようにゲートポリシリコン１０７及び熱酸化膜
１３２の両側面にシリコン酸化膜の側壁１３３を形成す
る。次に、図３４に示したように試料上全面に金属層７
３を形成し、熱処理して金属シリサイド化する。その後
、酸処理により未反応の金属膜を除去し、図３５のよう
な構造とする。金属シリサイド化した部分が符号７４で
示されている。次に図３６に示したように、レジスト膜
１３８を形成し、エッチングにより半導体薄膜を島状に
パターニングする。このような工程とすることにより、
シリサイド化する時に変形の要因となる端面が形成され
ていないので、平坦なシリサイド膜を形成することがで
きる。次に、ゲートをマスクとしてイオン打ち込みを行
ないソース，ドレインの不純物領域１０８を形成し、図
３７に示したような構造を得る。

【００２３】実施例７ 図３８，図３９に本発明による薄膜ＳＯＩ　　ＭＯＳ型
トランジスタにより形成したインバータの断面図、およ
びレイアウト図を示した。ここで、７６は接地線、７７
は電源線、７８は入力端子、７９は出力端子である。ま
ず、ｎ型ＳＯＩ基板をパターニングし、ｎ型ＭＯＳＦＥ
Ｔ，ｐＭＯＳＦＥＴとなるｎ型単結晶シリコンの島状領
域を形成する。次に、ｐ型ＭＯＳＦＥＴとなるｎ型島状
領域１１１をレジスト膜で覆い、イオン打ち込みにより
ボロン（Ｂ）等のｐ型不純物をドーピングし、ｎ型ＭＯ
ＳＦＥＴとなる島状領域をｐ型島状領域１１０とする。 次に、熱酸化膜１４２をマスクとしてパターニングする
ことにより、島状領域１１０，１１１上にゲート絶縁膜
１４１、ポリシリコン膜のゲート電極１１２，１１３を
形成する。次に、ソース及びドレインの不純物領域１１
４，１１８をそれぞれイオン注入の方法で形成する。次
に、試料上にＣＶＤ法によりシリコン酸化膜を形成し、
反応性イオンエッチングにより全面をエッチングするこ
とにより、島状領域１１０，１１１、ゲート電極１１２
，１１３、及び熱酸化膜１４２の両側面にシリコン酸化
膜の側壁１３５，１３６を形成する。次に、試料上全面
に金属層を形成し、熱処理して金属シリサイド化する。 金属シリサイド化した部分が符号７５で示されている。 その後、酸処理により未反応の金属膜を除去することに
より、図３８に示したような構造を得る。

【００２４】レイアウトは図４０，図４１の様にＮ型Ｍ
ＯＳＦＥＴとＰ型ＭＯＳＦＥＴが接近しシリコン酸化膜
の側壁がつながった構造としてもよい。ここで、７６は
接地線、７７は電源線、７８は入力端子、７９は出力端
子である。まず、ｎ型ＳＯＩ基板をパターニングし、ｎ
型ＭＯＳＦＥＴ，ｐ型ＭＯＳＦＥＴとなるｎ型単結晶シ
リコンの島状領域１１０，１１１を０．３μｍ　程度の
間隔を開けて形成する。次に、通常のＣＭＯＳ形成プロ
セスによりゲート絶縁膜１４１、ポリシリコン膜のゲー
ト電極１１２，１１３、ソース及びドレインの不純物領
域１１４，１１８をそれぞれ形成する。次に、試料上に
ＣＶＤ法によりシリコン酸化膜を２００ｎｍ形成し、反
応性イオンエッチングにより全面をエッチングすること
により、島状領域１１０，１１１、ゲート電極１１２，
１１３、及び熱酸化膜１４２の両側面にシリコン酸化膜
の側壁１３５，１３６を形成する。このとき、シリコン
の島状領域１１０，１１１間のシリコン酸化膜の側壁は
つながり、ほぼ平坦となった。次に、試料上全面に金属
層を形成し、熱処理して金属シリサイド化する。金属シ
リサイド化した部分が符号７５で示されている。その後
、酸処理により未反応の金属膜を除去することにより、
図４０に示したような構造を得る。このようなレイアウ
トにすることにより、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦ
ＥＴ間の配線が平坦と成り、配線抵抗を低下させること
ができる。

【００２５】実施例８ 図４５に本発明による薄膜ＳＯＩ　　ＭＯＳ型トランジ
スタにより形成したインバータのレイアウト図を示す。 図４２〜図４５に工程の平面図を示した。

【００２６】まず、図４２に示したように、シリコン酸
化膜１４０上に形成されたシリコン薄膜１１５を、ｎ型
ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴのソース，ドレイン領
域となる部分１１７、及びｎ型ＭＯＳＦＥＴとｐ型ＭＯ
ＳＦＥＴの間の配線となる部分１１８を除いて、シリコ
ン酸化膜のマスク１３９で覆う。次に、試料上にチタン
等の金属膜を形成し、熱処理して酸化膜３５に達するま
で金属シリサイド化を行い、金属シリサイド膜７７を形
成する。その後、酸処理により未反応の金属膜を除去し
、図４３に示したような構造とする。次に、ホトレジス
ト膜を形成しパターニングして、図４４に示したような
、島状領域を形成する。その後、従来法に従い、ゲート
酸化膜，ゲート電極１１７等を形成し、図４５に示した
ようなインバータを得る。

【００２７】以上のように、まずシリサイド化しない領
域を絶縁膜で覆い、次いで該半導体薄膜上に金属層を形
成し金属シリサイド化し、次いで島状にパターニングす
ることによる特許請求項４記載の半導体装置の製造方法
によっても、シリサイド化による変形を防ぎ、平坦なシ
リサイド膜を得ることができる。

【００２８】

【発明の効果】本発明によれば、薄膜ＳＯＩ　　ＭＯＳ
型トランジスタのシリサイド生成に場所によるむらがで
きず、ソース及びドレイン領域を変形させずに、シリサ
イドを形成することができ、回路動作の高速化を達成で
きる半導体装置及びその製造方法を提供することができ
る。

【図面の簡単な説明】

【図１】従来の島状シリコン薄膜に形成したＳＯＩ　　
ＭＯＳ型トランジスタのソース，ドレインの断面図。

【図２】従来の島状シリコン薄膜に形成したＳＯＩ　　
ＭＯＳ型トランジスタのソース，ドレインの金属シリサ
イド化の方法を示した断面図。

【図３】従来法で作成した場合得られる金属シリサイド
の断面図。

【図４】本発明の薄膜ＳＯＩ　　ＭＯＳ型トランジスタ
のソース，ドレイン領域のシリサイド化の工程の断面図
１。

【図５】本発明の薄膜ＳＯＩ　　ＭＯＳ型トランジスタ
のソース，ドレイン領域のシリサイド化の工程の断面図
２。

【図６】本発明の薄膜ＳＯＩ　　ＭＯＳ型トランジスタ
のソース，ドレイン領域。

【図７】実施例１の薄膜ＳＯＩ　　ＭＯＳ型トランジス
タの製造工程の断面図１。

【図８】実施例１の薄膜ＳＯＩ　　ＭＯＳ型トランジス
タの製造工程の断面図２。

【図９】実施例１の薄膜ＳＯＩ　　ＭＯＳ型トランジス
タの製造工程の断面図３。

【図１０】実施例１の薄膜ＳＯＩ　　ＭＯＳ型トランジ
スタの断面図。

【図１１】実施例１の製造工程における金属膜の形成方
法の例。

【図１２】実施例２の薄膜ＳＯＩ　　ＭＯＳ型トランジ
スタの製造工程の断面図１。

【図１３】実施例２の薄膜ＳＯＩ　　ＭＯＳ型トランジ
スタの製造工程の断面図２。

【図１４】実施例２の薄膜ＳＯＩ　　ＭＯＳ型トランジ
スタの断面図。

【図１５】実施例２の製造工程における絶縁壁の形成方
法の例。

【図１６】実施例３の薄膜ＳＯＩ　　ＭＯＳ型トランジ
スタの製造工程の断面図１。

【図１７】実施例３の薄膜ＳＯＩ　　ＭＯＳ型トランジ
スタの製造工程の断面図２。

【図１８】実施例３の薄膜ＳＯＩ　　ＭＯＳ型トランジ
スタの製造工程の断面図３。

【図１９】実施例３の薄膜ＳＯＩ　　ＭＯＳ型トランジ
スタの製造工程の断面図４。

【図２０】実施例３の薄膜ＳＯＩ　　ＭＯＳ型トランジ
スタの製造工程の断面図５。

【図２１】実施例３の薄膜ＳＯＩ　　ＭＯＳ型トランジ
スタの製造工程の断面図６。

【図２２】実施例３の薄膜ＳＯＩ　　ＭＯＳ型トランジ
スタの断面図。

【図２３】実施例４の薄膜ＳＯＩ　　ＭＯＳ型トランジ
スタの製造工程の断面図１。

【図２４】実施例４の薄膜ＳＯＩ　　ＭＯＳ型トランジ
スタの製造工程の断面図２。

【図２５】実施例４の薄膜ＳＯＩ　　ＭＯＳ型トランジ
スタの製造工程の断面図３。

【図２６】実施例４の薄膜ＳＯＩ　　ＭＯＳ型トランジ
スタの断面図。

【図２７】実施例５の断面図１。

【図２８】実施例５の断面図２。

【図２９】実施例５の断面図３。

【図３０】実施例５の断面図４。

【図３１】実施例５の断面図５。

【図３２】実施例５の断面図。

【図３３】実施例６の断面図１。

【図３４】実施例６の断面図２。

【図３５】実施例６の断面図３。

【図３６】実施例６の断面図４。

【図３７】実施例６の断面図。

【図３８】本発明の実施例のインバータの断面図１。

【図３９】本発明の実施例のインバータのレイアウト図
１。

【図４０】本発明の実施例のインバータの断面図２。

【図４１】本発明の実施例のインバータのレイアウト図
２。

【図４２】本発明の実施例８のインバータの工程の平面
図。

【図４３】本発明の実施例８のインバータの工程の平面
図。

【図４４】本発明の実施例８のインバータの工程の平面
図。

【図４５】本発明の実施例８のインバータのレイアウト
図。

【符号の説明】

１１，１４，１６，２５，２９，１０５，１０９…シリ
コン基板、１３…半導体薄膜、１５…島状半導体薄膜、
１７，２６…単結晶シリコン薄膜の島状領域、１８，２
０，２４，２８，１０２，１０７，１１２，１１３…ゲ
ートポリシリコン膜、１９，２３，２７，１０４，１０
８，１１４…ソース及びドレイン不純物領域、１０３…
不純物領域、２１，１０１，１０６，１１５…単結晶シ
リコン薄膜、２２…ポリシリコン膜、１１０…ｐ型島状
領域、１１１…ｎ型島状領域、１１６…能動領域、１１
７…ソース及びドレイン領域となるシリコン薄膜、１１
８…配線となるシリコン薄膜、３２，３３…絶縁膜、３
４…絶縁膜の側壁、３５，５０，５５，５７，１３１，
１３２，１３４，１４０…シリコン酸化膜、３６，４６
，５１，５６，５９，１４１…ゲート絶縁膜、１４２…
熱酸化膜、３７，３８，４０，４１，４２，４３，４８
，４９，５３，５４，５８，６０，１３３，１３５，１
３６…シリコン酸化膜の側壁、３９，４７，５２…酸化
膜のゲートマスク、４４…自然酸化膜、４５，５９，１
３２，１３８…レジスト膜、１３７…絶縁層間膜、１３
９…シリコン酸化膜、６１…Ｗ，Ｔｉなどの金属、６３
…金属膜、６２，６４，６８，６９，７０…金属シリサ
イド、６５，７３…チタン膜、６６，７２，７４，７５
，８０…チタンシリサイド、６７，７１…タングステン
膜、７６…接地線、７７…電源線、７８…入力端子、７
９…出力端子。

Claims (7)

【特許請求の範囲】
1. 【請求項１】絶縁体上の島状の半導体薄膜の少なくとも
   一部が下地の絶縁体に達するまで金属シリサイド化する
   ことにより形成された金属シリサイド膜の島の側面に、
   金属シリサイドと同じ又はそれ以下の厚さの第１の絶縁
   膜の側壁が形成され、さらにその上に第２の絶縁膜の層
   間膜が形成されていることを特徴とする半導体装置。
2. 【請求項２】絶縁体上の島状の半導体薄膜を、少なくと
   も一部が下地の絶縁体に達するまで金属シリサイド化す
   る場合、半導体薄膜の島の側面に絶縁膜の側壁を形成し
   、次いで該半導体薄膜上に金属層を形成し金属シリサイ
   ド化することを特徴とする半導体装置の製造方法。
3. 【請求項３】絶縁体上の島状の半導体薄膜を、少なくと
   も一部が下地の絶縁体に達するまで金属シリサイド化す
   る場合、半導体薄膜の島の周辺部にイオン打ち込みを行
   ない、次いで該半導体薄膜上に金属層を形成し金属シリ
   サイド化することを特徴とする半導体装置の製造方法。
4. 【請求項４】少なくとも一部が下地の絶縁体に達するま
   で金属シリサイド化された絶縁体上の島状半導体薄膜を
   形成する場合、シリサイド化しない領域を絶縁膜で覆い
   、次いで該半導体薄膜上に金属層を形成し金属シリサイ
   ド化し、次いで島状にパターニングすることを特徴とす
   る半導体装置の製造方法。
5. 【請求項５】絶縁体上に、島状の半導体薄膜が設けられ
   、該半導体薄膜上に絶縁膜を介してゲート電極が設けら
   れ、ゲート電極電極直下の半導体薄膜のチャネル領域の
   両側のソース，ドレイン領域のチャネル領域に接する部
   分に狭く不純物領域が形成され、ソース，ドレイン領域
   のチャネルと反対側が金属シリサイド化されておりその
   少なくとも一部が下地の絶縁体に達するまで金属シリサ
   イド化されている薄膜トランジスタにおいて、半導体薄
   膜の島の側面に第１の絶縁膜の側壁が形成され、さらに
   その上に第２の絶縁膜の層間膜が形成されていることを
   特徴とする半導体装置。
6. 【請求項６】絶縁体上に設けられた島状の半導体薄膜に
   形成したＭＩＳ型半導体装置の製造方法において、ゲー
   ト電極及び前記半導体薄膜の側面に絶縁膜の側壁を形成
   し、次いで前記半導体薄膜のうちゲート電極及び絶縁膜
   の側壁で覆われた部分以外の領域を少なくとも一部が下
   地の絶縁体に達するまで金属シリサイド化することを特
   徴とする請求項５記載の半導体装置の製造方法。
7. 【請求項７】絶縁体上に設けられた島状の半導体薄膜に
   形成したＭＩＳ型半導体装置の製造方法において、試料
   上に熱酸化膜をマスクとしてゲート電極を形成し、次い
   でゲート電極及び前記半導体薄膜の側面に絶縁膜の側壁
   を形成し、次いで前記半導体薄膜のうちゲート上の熱酸
   化膜および絶縁膜の側壁で覆われた部分以外の領域を少
   なくとも一部が下地の絶縁体に達するまで金属シリサイ
   ド化することを特徴とする請求項５記載の半導体装置の
   製造方法。