JPH0442938A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0442938A JPH0442938A JP14740090A JP14740090A JPH0442938A JP H0442938 A JPH0442938 A JP H0442938A JP 14740090 A JP14740090 A JP 14740090A JP 14740090 A JP14740090 A JP 14740090A JP H0442938 A JPH0442938 A JP H0442938A
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- gate electrode
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置の製造方法、特許こト１ツインを低
不純物濃度の領域と高不純物濃度の領域とで構成したＬ
ＤＤ構造のＭＯＳＦＥＴの製造方法乙こ関するものであ
る。
不純物濃度の領域と高不純物濃度の領域とで構成したＬ
ＤＤ構造のＭＯＳＦＥＴの製造方法乙こ関するものであ
る。
（従来の技術）
従来、微細構造を有するＭＯＳＦＥＴ４こおいては、ホ
ットキャリア効果を抑える等の目的から、ソーニス／ド
レイン拡散層とチャネル領域との間に低不純物濃度の拡
散層（ｎ−層、ｐ″層）を挟んだｉ、、Ｄ Ｉ’１構造
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）が一般
に広く採用されている。このようなＬＤＤ構造を有する
ＭＯＳＦＥＴでは、この低不純物濃度の拡散層は低濃度
故に十分な不純物拡散が行われず、したがって横方向拡
散も少ないため、ゲート電極の下側まで十分に延在して
いない。したがって、ｎ−層とゲート電極とは十分オー
バーラツプしていない。最近に到り、短チヤネル化に伴
ってチャネル抵抗が低下する傾向に従い、寄生抵抗が無
視できなくなってきた。
ットキャリア効果を抑える等の目的から、ソーニス／ド
レイン拡散層とチャネル領域との間に低不純物濃度の拡
散層（ｎ−層、ｐ″層）を挟んだｉ、、Ｄ Ｉ’１構造
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）が一般
に広く採用されている。このようなＬＤＤ構造を有する
ＭＯＳＦＥＴでは、この低不純物濃度の拡散層は低濃度
故に十分な不純物拡散が行われず、したがって横方向拡
散も少ないため、ゲート電極の下側まで十分に延在して
いない。したがって、ｎ−層とゲート電極とは十分オー
バーラツプしていない。最近に到り、短チヤネル化に伴
ってチャネル抵抗が低下する傾向に従い、寄生抵抗が無
視できなくなってきた。
ゲート電極とｎ−層とのオーバーラツプ量が少なすぎる
と、ホットキャリア耐性が低下するとともにトランジス
タの寄生抵抗の増加を招き、電流駆動能力が低下する欠
点が生じてきた。さらに、ゲート電極を構成するポリシ
リコンの後酸化処理によりゲート電極側壁が酸化される
ため、ゲート電極とｎ−層とのオーバーラツプは益々確
保しにくい状況にある。このような欠点を除去し、ホッ
トキャリア耐性を向上するとともに寄生抵抗の発生を抑
えて電流駆動能力を向上するために、ゲート電極とｎ−
層のような低不純物濃度の拡散層とを意図的にオーバー
ラツプさせたゲート／ ｎ−オーバーラツプＬＤＤ構造
が提案されるようになり、例えば、１９８８年１２月に
発行されたＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳＯＮ
ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ、 ＶＯＬ、
３５． ＮＯ，１２，ＰＰ、２０８８〜２０９３等に記
載されている。
と、ホットキャリア耐性が低下するとともにトランジス
タの寄生抵抗の増加を招き、電流駆動能力が低下する欠
点が生じてきた。さらに、ゲート電極を構成するポリシ
リコンの後酸化処理によりゲート電極側壁が酸化される
ため、ゲート電極とｎ−層とのオーバーラツプは益々確
保しにくい状況にある。このような欠点を除去し、ホッ
トキャリア耐性を向上するとともに寄生抵抗の発生を抑
えて電流駆動能力を向上するために、ゲート電極とｎ−
層のような低不純物濃度の拡散層とを意図的にオーバー
ラツプさせたゲート／ ｎ−オーバーラツプＬＤＤ構造
が提案されるようになり、例えば、１９８８年１２月に
発行されたＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳＯＮ
ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ、 ＶＯＬ、
３５． ＮＯ，１２，ＰＰ、２０８８〜２０９３等に記
載されている。
（発明が解決しようとする課題）
上述したＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ
ＥＬＥＣＴＲＯＮＤＥＶＩＣＥＳに記載されているＧａ
ｔｅ−Ｄｒａｉｎ ０ｖｅｒｌａｐｐｅｄＤｅｖｉｃｅ
（ＧＯＬＤ）においては、ポリシリコン膜の上に酸化
膜を形成した後、ポリシリコン膜をアンダーエツチング
して裾の長い台形のゲート電極を形成し、次に燐をイオ
ン注入してｎ−層をゲート電極の裾の部分の下側まで延
在するように形成してオーバーラツプを得るようにし、
その後ゲート電極および酸化膜の側面にサイドウオール
を形成して砒素を高濃度にイオン注入してｎ゛層を形成
するようにしている。このような方法は工程が複雑にな
り、コストアップにつながる上、寸法、形状の制御も難
しくなるという欠点を有している。
ＥＬＥＣＴＲＯＮＤＥＶＩＣＥＳに記載されているＧａ
ｔｅ−Ｄｒａｉｎ ０ｖｅｒｌａｐｐｅｄＤｅｖｉｃｅ
（ＧＯＬＤ）においては、ポリシリコン膜の上に酸化
膜を形成した後、ポリシリコン膜をアンダーエツチング
して裾の長い台形のゲート電極を形成し、次に燐をイオ
ン注入してｎ−層をゲート電極の裾の部分の下側まで延
在するように形成してオーバーラツプを得るようにし、
その後ゲート電極および酸化膜の側面にサイドウオール
を形成して砒素を高濃度にイオン注入してｎ゛層を形成
するようにしている。このような方法は工程が複雑にな
り、コストアップにつながる上、寸法、形状の制御も難
しくなるという欠点を有している。
最近では、ホットキャリア耐性の一層の向上を図るため
に低濃度層のイオン注入は益々高エネルギーで深く打ち
込む傾向にあるから、オーバーラツプの問題は益々重大
となって来ている。また、注入したイオンを拡散させる
加熱処理中に、ゲート電極を構成するポリシリコンも酸
化されるが、ポリシリコンの酸化速度は速いのでゲート
電極（導電層部分が細り、ｎ−層とゲート電極とのオー
バーラツプ量は益々小さくなる傾向がある。
に低濃度層のイオン注入は益々高エネルギーで深く打ち
込む傾向にあるから、オーバーラツプの問題は益々重大
となって来ている。また、注入したイオンを拡散させる
加熱処理中に、ゲート電極を構成するポリシリコンも酸
化されるが、ポリシリコンの酸化速度は速いのでゲート
電極（導電層部分が細り、ｎ−層とゲート電極とのオー
バーラツプ量は益々小さくなる傾向がある。
本発明の目的は、上述した従来の欠点を除去し、ＬＤＤ
構造のＭＯＳＦＥＴにおいて、低濃度のドレイン層とゲ
ー）［極とのオーバーラツプを十分に行うことができ、
しかも工程が簡単で歩留りの高い半導体装置の製造方法
を提供しようとするものである。
構造のＭＯＳＦＥＴにおいて、低濃度のドレイン層とゲ
ー）［極とのオーバーラツプを十分に行うことができ、
しかも工程が簡単で歩留りの高い半導体装置の製造方法
を提供しようとするものである。
（課題を解決するための手段および作用）本発明による
半導体装置の製造方法は、一導電型の半導体基体の表面
に、ゲート絶縁膜を介してポリシリコンより成るゲート
電極を形成する工程と、 このゲート電極の上にタングステン、チタンなどの高融
点金属膜を形成した後、加熱処理を行ってゲート電極表
面にメタルシリサイド膜を形成する工程と、 このメタルシリサイド膜およびゲート電極をマスクとし
て反対導電型の不純物を半導体基体に注入する工程と、 この半導体基体に対して酸素雰囲気中または不活性ガス
で希釈した酸素雰囲気中で高温熱処理を施してここに注
入された不純物を酸化増速拡散によりゲート電極の下側
に、少なくとも０．０５μｍのオーバーラツプ量が得ら
れるように拡散させて低不純物濃度の拡散層を形成する
工程と、前記ゲート電極の側面にイオン注入に対するマ
スク作用を有するサイドウオールを形成する工程と、 前記メタルシリサイド膜、ゲート電極およびサイドウオ
ールをマスクとして反対導電型の不純物を高濃度で注入
し、拡散させてソースおよびドレインを形成する工程と
を具えることを特徴とするものである。
半導体装置の製造方法は、一導電型の半導体基体の表面
に、ゲート絶縁膜を介してポリシリコンより成るゲート
電極を形成する工程と、 このゲート電極の上にタングステン、チタンなどの高融
点金属膜を形成した後、加熱処理を行ってゲート電極表
面にメタルシリサイド膜を形成する工程と、 このメタルシリサイド膜およびゲート電極をマスクとし
て反対導電型の不純物を半導体基体に注入する工程と、 この半導体基体に対して酸素雰囲気中または不活性ガス
で希釈した酸素雰囲気中で高温熱処理を施してここに注
入された不純物を酸化増速拡散によりゲート電極の下側
に、少なくとも０．０５μｍのオーバーラツプ量が得ら
れるように拡散させて低不純物濃度の拡散層を形成する
工程と、前記ゲート電極の側面にイオン注入に対するマ
スク作用を有するサイドウオールを形成する工程と、 前記メタルシリサイド膜、ゲート電極およびサイドウオ
ールをマスクとして反対導電型の不純物を高濃度で注入
し、拡散させてソースおよびドレインを形成する工程と
を具えることを特徴とするものである。
このような本発明の方法では、低不純物濃度の拡散層を
形成するためのイオン注入を行った後、Ｍ素雰囲気また
は不活性ガスで希釈した酸素雰囲気中で高温熱処理を行
うことによって、酸化増速拡散が行われ、不純物は通常
の拡散の場合に比べて４−・５倍も高い拡散係数を以て
拡散することとなり、ゲート電極の下側深くまで拡散す
ることになり、ゲー １電極とのオーバーラツプ量を大
きくとることができる。また、イオン注入および酸化増
殖拡散を行・う以前ｒ７こ、ゲート電極の表面を耐酸化
膜として作用するメタルシリザイドで覆うため、酸化増
速拡散処理中にゲート電極表面が酸化されて肥大したり
、電極部分が細ることがなく、したがってゲート電極と
低不純物濃度層とのオーバーラツプ量が減少するような
ことはない。
形成するためのイオン注入を行った後、Ｍ素雰囲気また
は不活性ガスで希釈した酸素雰囲気中で高温熱処理を行
うことによって、酸化増速拡散が行われ、不純物は通常
の拡散の場合に比べて４−・５倍も高い拡散係数を以て
拡散することとなり、ゲート電極の下側深くまで拡散す
ることになり、ゲー １電極とのオーバーラツプ量を大
きくとることができる。また、イオン注入および酸化増
殖拡散を行・う以前ｒ７こ、ゲート電極の表面を耐酸化
膜として作用するメタルシリザイドで覆うため、酸化増
速拡散処理中にゲート電極表面が酸化されて肥大したり
、電極部分が細ることがなく、したがってゲート電極と
低不純物濃度層とのオーバーラツプ量が減少するような
ことはない。
（実施例）
第１図は本発明による半導体装置の製造方法の一実施例
の順次の工程における半導体装置の構成を示すものであ
る。先ず、第１図Ａに示すように、Ｐ型のシリコン半導
体基板１の表面にゲート絶縁膜を構成するシリコン酸化
膜２を、２００人の厚さに一様に形成した後、ＣＶＤ法
によりポリシリコン膜を４００ＯＡの厚さに堆積し７、
フォトエツチングによりバターニング、加工してゲート
電極３を形成する。さらに第１図Ｂに示すように、ゲー
ト電極の表面にタングステン、チタン等の高融点金属の
膜、本例ではチタン膜４を堆積する９次に、第１図Ｃに
示すように、８００〜８５０°Ｃで熱処理を行ってチタ
ン膜４とゲート電極３のポリシリコンどを反応させてチ
タンシリサイド膜５を形成し、さらに残存チタン膜およ
び拡散層上のシリコン酸化膜２をエツチングにより除去
した後、酸化処理を施してシリコン基板１の表面に厚さ
１００人の薄いシリコン酸化膜７を形成する。続いて第
１図りに示すように、ゲート電極３およびチタンシリサ
イド膜５をマスクとして燐イオンを７０Ｋｅνのエネル
ギーでイオン注入する。このときの燐イオン濃度は２Ｘ
１０′３原子／ｃ１程度となるようにする。
の順次の工程における半導体装置の構成を示すものであ
る。先ず、第１図Ａに示すように、Ｐ型のシリコン半導
体基板１の表面にゲート絶縁膜を構成するシリコン酸化
膜２を、２００人の厚さに一様に形成した後、ＣＶＤ法
によりポリシリコン膜を４００ＯＡの厚さに堆積し７、
フォトエツチングによりバターニング、加工してゲート
電極３を形成する。さらに第１図Ｂに示すように、ゲー
ト電極の表面にタングステン、チタン等の高融点金属の
膜、本例ではチタン膜４を堆積する９次に、第１図Ｃに
示すように、８００〜８５０°Ｃで熱処理を行ってチタ
ン膜４とゲート電極３のポリシリコンどを反応させてチ
タンシリサイド膜５を形成し、さらに残存チタン膜およ
び拡散層上のシリコン酸化膜２をエツチングにより除去
した後、酸化処理を施してシリコン基板１の表面に厚さ
１００人の薄いシリコン酸化膜７を形成する。続いて第
１図りに示すように、ゲート電極３およびチタンシリサ
イド膜５をマスクとして燐イオンを７０Ｋｅνのエネル
ギーでイオン注入する。このときの燐イオン濃度は２Ｘ
１０′３原子／ｃ１程度となるようにする。
次に、酸素雰囲気中または希釈酸素雰囲気中のアニール
により注入した燐イオンを酸化増速拡散させて第１図Ｅ
に示すように、ｎ″Ｎ８および９を形成する。本例では
、このアニールは、酸素中に窒素またはアルゴンのよう
な不活性ガスを分圧比で５０％含ませた希釈酸素雰囲気
中において半導体基板１を９００℃の温度で１時間程度
熱処理して行う。この酸化増速拡散は、酸素雰囲気中で
行うこともでき、この場合ζこは９００〜９５０ ”Ｃ
の温度で数″１−分程度熱処理すればよい。このような
酸化増速拡散によって燐イオンの拡散係数は通常の非酸
化雰囲気中の熱拡散の場合に比べて４〜５倍も大きくな
り、したがってゲート電極３の下側にも十分な深さまで
拡散することになる。この場合、０層８および９ば０．
０５μｍ以上の距離に亘ってゲー［電極とオーバーラツ
プするようにすれば十分である。この際、拡散層上には
数百人のシリコン酸化膜１０が形成されるが、ポリシリ
コンより成るデー１−電極３の表面にはチタンシリサイ
ド膜５が形成されているのでゲート電極は酸化されず、
したがってゲー）を極６とｎ−１ｉ８および９とのオー
バーランプ量が減少するようなことはない。
により注入した燐イオンを酸化増速拡散させて第１図Ｅ
に示すように、ｎ″Ｎ８および９を形成する。本例では
、このアニールは、酸素中に窒素またはアルゴンのよう
な不活性ガスを分圧比で５０％含ませた希釈酸素雰囲気
中において半導体基板１を９００℃の温度で１時間程度
熱処理して行う。この酸化増速拡散は、酸素雰囲気中で
行うこともでき、この場合ζこは９００〜９５０ ”Ｃ
の温度で数″１−分程度熱処理すればよい。このような
酸化増速拡散によって燐イオンの拡散係数は通常の非酸
化雰囲気中の熱拡散の場合に比べて４〜５倍も大きくな
り、したがってゲート電極３の下側にも十分な深さまで
拡散することになる。この場合、０層８および９ば０．
０５μｍ以上の距離に亘ってゲー［電極とオーバーラツ
プするようにすれば十分である。この際、拡散層上には
数百人のシリコン酸化膜１０が形成されるが、ポリシリ
コンより成るデー１−電極３の表面にはチタンシリサイ
ド膜５が形成されているのでゲート電極は酸化されず、
したがってゲー）を極６とｎ−１ｉ８および９とのオー
バーランプ量が減少するようなことはない。
次に、第１図Ｆ １．こ示ずよ・うに、チタンシリサイ
ド膜５で覆われたゲー（−電極４の側面に、例えばシリ
コン酸化膜より成るザイドゥズール１１を形成し、この
サイ１′ウオールをマスクとして砒素イオンを注入し、
通常の熱処理を施して、ｎ−１８および９と連続するｎ
゛層より成るソース１２およびドレイン１３を形成する
。その後の処理は通常のＭＯＳＦＥＴを形成する場合と
同様であるので、詳細な説明は省略する。
ド膜５で覆われたゲー（−電極４の側面に、例えばシリ
コン酸化膜より成るザイドゥズール１１を形成し、この
サイ１′ウオールをマスクとして砒素イオンを注入し、
通常の熱処理を施して、ｎ−１８および９と連続するｎ
゛層より成るソース１２およびドレイン１３を形成する
。その後の処理は通常のＭＯＳＦＥＴを形成する場合と
同様であるので、詳細な説明は省略する。
上述したように、本発明においては酸化増速拡散によっ
て燐イオンをデーｌ−電極４の下側まで深く拡散させて
低不純物濃度拡散層を形成するものであるが、この拡散
係数は、例えばプロセスシミュ１／−夕ＳＩＪＰＲＥＭ
（Ｓｔａｎｆｏｒｄ Ｕｎｉｖｅｒｓｉｔｙ Ｐｒｏｃ
ｅｓｓＥｎｇｉｎｅｅｒｉｎｇ Ｍｏｄｅりにおいては
次のように−りえられる。
て燐イオンをデーｌ−電極４の下側まで深く拡散させて
低不純物濃度拡散層を形成するものであるが、この拡散
係数は、例えばプロセスシミュ１／−夕ＳＩＪＰＲＥＭ
（Ｓｔａｎｆｏｒｄ Ｕｎｉｖｅｒｓｉｔｙ Ｐｒｏｃ
ｅｓｓＥｎｇｉｎｅｅｒｉｎｇ Ｍｏｄｅりにおいては
次のように−りえられる。
Ｄ＝ Ｄｏ Ｘ（１＋ｏｅｄ、ｆａｃｔ） −−−（１
）ここで、Ｄ、ば酸化増速拡散のないときの拡散係数、
Ｏｅｄ、ｆａｃｔは酸化増速に関係した係数である。
）ここで、Ｄ、ば酸化増速拡散のないときの拡散係数、
Ｏｅｄ、ｆａｃｔは酸化増速に関係した係数である。
Ｏｅｄ、ｆａｃｔは次式（２）で与えられ、酸化速度の
。。５乗に比例した値を有するため、非酸化雰囲気中で
はきわめて小さな値をとるが、酸化雰囲気中では大きな
値をとる。
。。５乗に比例した値を有するため、非酸化雰囲気中で
はきわめて小さな値をとるが、酸化雰囲気中では大きな
値をとる。
Ｏｅｄ、ｆａｃｔ＝［ＰＩｌ、ＯＸ ｅｘｐ（−ＦＩｌ
、Ｅ／（ｋＴ））ｘ （ＯＥＤ、ＫＯＸｅｘｐ（−０Ｅ
Ｄ、ＫＥ／（ｋＴ））ＸｄＸ、、Ｘ ／ｄｔ） ０Ｅ′
ｌ′−”ＴＥ］ −−−（２）ここ・で、シリコン基
板１として面方位（１００）のものを用い、ドライ酸素
雰囲気中で熱処理を行って砒素イオンを拡散させる場合
には以下のような数値を採用することができる。
、Ｅ／（ｋＴ））ｘ （ＯＥＤ、ＫＯＸｅｘｐ（−０Ｅ
Ｄ、ＫＥ／（ｋＴ））ＸｄＸ、、Ｘ ／ｄｔ） ０Ｅ′
ｌ′−”ＴＥ］ −−−（２）ここ・で、シリコン基
板１として面方位（１００）のものを用い、ドライ酸素
雰囲気中で熱処理を行って砒素イオンを拡散させる場合
には以下のような数値を採用することができる。
ＦＩｌ、Ｏ＝５．５０
Ｆ Ｉ １． Ｅ＝０． ５７ｅＶ
ＯＥＤ、ＫＯ＝２．８５ｘ １０−１６ｍ１ｎ／μｍＯ
Ｆ、Ｄ、ＫＥ＝−５，６４ｅＶ ｄ Ｘｍａｘ／ｄｔ＝〜Ｉ Ｘ １０ ０ＥＤ、ＲＡＴＥ＝０．５ ｋ ＝ ８． ３６ Ｘ４ Ｑ−５ｅＶ／ＫＴ＝１１７
３に これらの数値を使って拡散係数を９００°Ｃおよび９５
０°Ｃのドライ酸化雰囲気中について計算した結果を次
表に示す。
Ｆ、Ｄ、ＫＥ＝−５，６４ｅＶ ｄ Ｘｍａｘ／ｄｔ＝〜Ｉ Ｘ １０ ０ＥＤ、ＲＡＴＥ＝０．５ ｋ ＝ ８． ３６ Ｘ４ Ｑ−５ｅＶ／ＫＴ＝１１７
３に これらの数値を使って拡散係数を９００°Ｃおよび９５
０°Ｃのドライ酸化雰囲気中について計算した結果を次
表に示す。
この結果かられかるように、酸化増速拡散においては、
通常の拡散の場合に比べて拡散係数は４〜５倍となり、
燐イオンはゲート電極の下側まで拡散し十分大きなオー
バーラツプ量が得られることがわかる。
通常の拡散の場合に比べて拡散係数は４〜５倍となり、
燐イオンはゲート電極の下側まで拡散し十分大きなオー
バーラツプ量が得られることがわかる。
（発明の効果）
上述したように、本発明による半導体装置の製造方法に
よれば、ＬＤＤ構造の低不純物濃度層を得るためのイオ
ン注入を、ゲート電極をマスクとして行った後、必要が
あれば最低限度の回復酸化を行い、次に酸素雰囲気中ま
たは不活性ガスで希釈した酸素雰囲気中で高温熱処理を
行い、回復酸化と同時に酸化増速拡散によりイオンをゲ
ート電極の下側深くまで拡散させて低不純物濃度層を形
成することができる。さらに、この酸化増速拡散処理に
先立ってポリシリコンのゲート電極をメタルシリサイド
で覆うため、酸化増速拡散処理中にゲート電極が細るこ
とがないので、ゲート−ドレイン間のオーバーランプが
減少してしまうこともない。このようにして、ゲート−
ドレイン間のオバーラップを０．０５μｍ以上取ること
ができ、ホットキャリア耐性を向上することができると
ともに寄生抵抗の低減による電流駆動能力の向上を図る
ことができる。また、オーバーランプ量を大きくするた
めに特別な層を設けたりイオン注入を斜めから行うよう
なことは必要ないから、製造工程が複雑になったりする
ことがないため歩留りが向上し、信軌性も向上すること
になる。
よれば、ＬＤＤ構造の低不純物濃度層を得るためのイオ
ン注入を、ゲート電極をマスクとして行った後、必要が
あれば最低限度の回復酸化を行い、次に酸素雰囲気中ま
たは不活性ガスで希釈した酸素雰囲気中で高温熱処理を
行い、回復酸化と同時に酸化増速拡散によりイオンをゲ
ート電極の下側深くまで拡散させて低不純物濃度層を形
成することができる。さらに、この酸化増速拡散処理に
先立ってポリシリコンのゲート電極をメタルシリサイド
で覆うため、酸化増速拡散処理中にゲート電極が細るこ
とがないので、ゲート−ドレイン間のオーバーランプが
減少してしまうこともない。このようにして、ゲート−
ドレイン間のオバーラップを０．０５μｍ以上取ること
ができ、ホットキャリア耐性を向上することができると
ともに寄生抵抗の低減による電流駆動能力の向上を図る
ことができる。また、オーバーランプ量を大きくするた
めに特別な層を設けたりイオン注入を斜めから行うよう
なことは必要ないから、製造工程が複雑になったりする
ことがないため歩留りが向上し、信軌性も向上すること
になる。
第１図Ａ−Ｇは、本発明による半導体装置の製造方法の
一実施例の順次の工程を示す線図的断面図である。 １・・・シリコン半導体基板 ２・・・シリコン酸化膜 ３・・・ゲーＩｔ極４・・
・チタン膜 ５・・・チタンシリサイド６・・
・ゲート酸化膜 １０・・・シリコン酸化膜 １２・・・ソース
一実施例の順次の工程を示す線図的断面図である。 １・・・シリコン半導体基板 ２・・・シリコン酸化膜 ３・・・ゲーＩｔ極４・・
・チタン膜 ５・・・チタンシリサイド６・・
・ゲート酸化膜 １０・・・シリコン酸化膜 １２・・・ソース
Claims (1)
- 【特許請求の範囲】 １、一導電型の半導体基体の表面に、ゲート絶縁膜を介
してポリシリコンより成るゲート電極を形成する工程と
、 このゲート電極の上にタングステン、チタ ンなどの高融点金属膜を形成した後、加熱処理を行って
ゲート電極表面にメタルシリサイド膜を形成する工程と
、 このメタルシリサイド膜およびゲート電極 をマスクとして反対導電型の不純物を半導体基体に注入
する工程と、 この半導体基体に対して酸素雰囲気中また は不活性ガスで希釈した酸素雰囲気中で高温熱処理を施
してここに注入された不純物を酸化増速拡散によりゲー
ト電極の下側に、少なくとも０．０５μｍのオーバーラ
ップ量が得られるように拡散させて低不純物濃度の拡散
層を形成する工程と、 前記ゲート電極の側面にイオン注入に対す るマスク作用を有するサイドウォールを形成する工程と
、 前記メタルシリサイド膜、ゲート電極およ びサイドウォールをマスクとして反対導電型の不純物を
高濃度で注入し、拡散させてソースおよびドレインを形
成する工程とを具えることを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14740090A JPH0442938A (ja) | 1990-06-07 | 1990-06-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14740090A JPH0442938A (ja) | 1990-06-07 | 1990-06-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0442938A true JPH0442938A (ja) | 1992-02-13 |
Family
ID=15429432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14740090A Pending JPH0442938A (ja) | 1990-06-07 | 1990-06-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0442938A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0856892A2 (en) * | 1997-01-30 | 1998-08-05 | Oki Electric Industry Co., Ltd. | MOSFET and manufacturing method thereof |
| US6248638B1 (en) * | 1998-12-18 | 2001-06-19 | Texas Instruments Incorporated | Enhancements to polysilicon gate |
-
1990
- 1990-06-07 JP JP14740090A patent/JPH0442938A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0856892A2 (en) * | 1997-01-30 | 1998-08-05 | Oki Electric Industry Co., Ltd. | MOSFET and manufacturing method thereof |
| EP0856892A3 (en) * | 1997-01-30 | 1999-07-14 | Oki Electric Industry Co., Ltd. | MOSFET and manufacturing method thereof |
| US6248638B1 (en) * | 1998-12-18 | 2001-06-19 | Texas Instruments Incorporated | Enhancements to polysilicon gate |
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