JPS59111358A - Ｃｍｏｓ構造体の製造方法 - Google Patents

Ｃｍｏｓ構造体の製造方法

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JPS59111358A
JPS59111358A JP58131117A JP13111783A JPS59111358A JP S59111358 A JPS59111358 A JP S59111358A JP 58131117 A JP58131117 A JP 58131117A JP 13111783 A JP13111783 A JP 13111783A JP S59111358 A JPS59111358 A JP S59111358A
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layer
channel
gate electrode
regions
polysilicon
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JP58131117A
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ピ−タ−・エドウイン・コトレル
ヘンリ−・ジヨン・ゲイペル・ジユニア
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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路構造体の簡単な製造方法を提供するも
のである。更に具体的に云うと、本発明は１つの共通の
半導体基板にＮ及びＰチャネル・トランジスタの両者が
形成されるＣＭＯ８（相補形ＭＯ８）技術のトランジス
タの配列体を製造する方法に係る。
〔従来技術〕
米国特許第４００２５０１号及び第４１８３１６４号明
細書に於いてＣＭＯＳデバイスを製造するプロセスが示
されており、ソース及びドレイン領域の上に厚い絶縁体
を用いる事によって制御されたチャネル長及び低いゲー
ト・オーバラップ−キャパシタンスを呈する相補的デバ
イスを製造するだめのプロセスが開示されている。
米国特許第４０４５２５０号明細書は相対的に厚いアイ
ソレーション及びソース／ドレインのパッシベーション
を同時に単一の酸化ステップで成長させるプロセスを用
いるＣＭＯ８構造体の製造方法を開示している。
米国特許第５７００５０７号明細書は加熱処理ステップ
の数が少なくなるＣＭＯ８構造体の製造方法を開示して
いる。
米国特許第４２４４７５２号明細書に於いてはＰ及びＮ
チャネル・デバイスの両方のためにゲート電極を形成す
る様に単一のポリシリコン層を用いるＣＭＯ８構造体の
製造方法が開示されている。
〔本発明の目的及び概要〕
本発明の目的は改良されたチャネル長のトラッキング（
ｔｒａｃｋｉｎｇ）　　即ち制御が可能な、マスキング
工程が最少回数ですむ、Ｐチャネル・デバイスに対する
最小ゲート部−拡散部間のオーバラップ・キャパシタン
スが最小であるプレーナＣＭＯＳ構造体を製造するため
の非常に簡単な製造方法を提供する事にある。
本発明に従って、単一のポリシリコンもしくは他の高温
材金属を用いてＣＭＯ８構造体を製造するための、処理
時間を短縮しうる簡単な方法が提供される。該方法に於
いては、共通基板のＮ型及びＰ型半導体層の両者の上に
薄いゲート酸化物を形成し、Ｎ型及びＰ型層の上にゲー
ト電極を同時に形成し、Ｐ型層内にＮ＋ソース及びドレ
イン領域を形成する様にＮ型不純物を選択的に注入する
工程が用いられる。次に半導体層は、Ｎ型層上のゲート
電極の側部に隣接する酸化物の厚さよりも相当厚い、Ｐ
型層上のゲート電極の側部に隣接する酸化物（例えば５
ｉ０２）を形成する様に酸化処理される。マスクを用い
る事な（、Ｎ型層内へＰ型不純物を注入してＰ＋ソース
及びドレイン領域を形成する。Ｎ＋ソース及びドレイン
領域上に相対的に厚い酸化物を成長させ、そしてＰ＋不
純物注入の強度を制御する事によって、Ｎ＋ソース及び
ドレイン領域はＰ＋の注入によって悪影響を受げず、Ｐ
＋ソース及びドレインはより深い拡散領域を呈した状態
で形成する事ができる。これによって、Ｐチャネル・デ
バイスとの直列抵抗を減じるより小さい拡散抵抗が呈せ
られ、実際のゲートが設けられたデバイス領域の下にお
ける横方向の重なりが小さくなる。
〔実施例〕
第１図の構造体は例えばＰ＋導電型のシリコンの半導体
基板１Ｄ及び基板１ｏ上に成長されたＰ−タイプのシリ
コンが好ましいエピタキシャル半導体層１２を有してい
る。５ｉ０２の薄い層１４がエピタキシャル層１２の上
に成長され、５ｔ３Ｎ４の層１６が例えば公知の低圧Ｃ
ＶＤ法によって５ｉ０２層１４上に付着される。１５０
ナノメータの厚さを有しうるポリシリコンの第１層１８
が例えば未ドーグ状態で低圧ＣＶＤによって５ｔ３Ｎ４
層１６上に付着される。エピタキシャル・シリコン層１
２の厚さは例えば１ないし１５マイクロメータであって
、５ないし５０ρ−儂の抵抗率を有する。層１４及び１
６は夫々４Ｇ及び１（ＩＣ１ナノメータである。
図示しない第１の通常の７オトレジスト・マスクを用い
て、第６図の埋込酸化物領域３ｏ、３２及び３４をうる
ためのパッド２６及び２８を画成するためにポリシリコ
ン層１８及び５ｔ３Ｎ４層１６内に開孔部２０．２２及
び２４が形成される。
第１ポリシリコン層１８及び５ｔ３Ｎ４層１６は四弗化
炭素（ＣＦ　４　）及び酸素ガスを用いてドライ・エツ
チングしうる。次に酸素プラズマ内でフォトレジストψ
マスクを除去し、公知のプロセスで残留する構造体の表
面をクリーニングする。
第２図に示す第２のフォトレジスト・マスク６６が第１
ポリシリコン層１８及びＳ　ｉ０２層１４の露出した表
面の上へ設げられる。マスク３６はＮウェル４０を画成
するための開孔部３８を有する。
その開孔に燐が注入される。開孔部６８に於いて示され
る様に、マスク６６の端部は図示される様な傾斜部を呈
する。ポリシリコンの第２の層がフォトレジスト・マス
ク３６の上及び開孔部６８の内部へ好ましくは方向性を
有した状態でもって付着され、夫々第１及び第２のポリ
シリコン部４２及び４４が形成される。第２のフォトレ
ジスト・マスク６６の上に付着された第２のポリシリコ
ン層の部分４２は公知のリフト・オフ法によって第２の
フォトレジスト・マスク６６と共に除去され、不活性雰
囲気に於いて公知の加熱プロセスによりエピタキシャル
層１２内により深く燐イオンがドライブ・インされる。
ポリシリコン層の部分４４を配置したまま、パッド２８
及びポリシリコン部４４によって画成されるＰ−エピタ
キシャル層１２０表面の選択された部分に硼素を注入す
る。これによって第６図に示されるＮチャネル・デバイ
スのフィールド領域４６及び４８が形成される。残りの
全てのポリシリコンを除去し、パッド２６及び２８にお
けるＳｉ３Ｎ４層１６によって保護された薄いＳ　ｉ　
０２領域１４′及び１４“に隣接して埋込酸化物領域３
０．３２及び６４を成長させる。次にパッド２６及び２
８を除去し、ゲート絶縁体（１４′、１４“）を再成長
させ、そして硼素チャネル注入を行なう。
第４図に示す様に、薄いＳ　ｉ　Ｏ２領域１４′及び１
　　４”並びに埋込酸化物領域３０．３２及び′５４の
上に第３のドープされたポリシリコン層が付着され、第
１デバイス５２の第１ゲート電極５０及び第２デバイス
５６の第２ゲート電極５４として用（・るための第１及
び第２のポリシリコン部分を形成する様に図示しない第
３のフォトレジスト・マスクを用いて適当に選択的にエ
ツチングを行なう。開孔部６４を有するフォトレジスト
・マスク６２でＮウェル４０を保護することによって、
第１デノくイス５２のためのＮ＋ソース及びドレイン領
域５８及び６０を形成するために砒素イオンＡｓが注入
される。必要ならば、ポリシリコンの第６の層を付着す
るかわりに、任意の公知の珪化物及びポＩＪシ）’（Ｐ
ｏｌｙｃｉｄｅ・・・ポリシリコン及び珪化物を組合せ
たもの）を用いてもよい。砒素イオンは８×１０１５イ
オン／ｄのドーズ量及び８０Ｋｅｖの強度で注入し５る
。
フォトレジスト・マスク６２を除去したのち、構造体を
再酸化する。デバイス５２のゲート電極５０の側部に隣
接してエピタキシャル層１２０表面に濃密にドープした
Ｎ＋ソース及びドレイン領域５８及び６０が配置される
ので、第５図に示す様に相対的に厚い５ｉ０２の層６６
及び６日が上記の再酸化工程において成長する。再酸化
プロセス後、５ｉ０２層７０及び７２の厚さはＳ　ｉ０
２層６６及び６８の厚さより相当薄くなる事に注目され
たい。これは層７０及び７２の下のエピタキシャル層１
２が、層６６及び６８の下のＮ＋領域５８及び６０にお
けるドープ・レベルと比較して相対的に希薄にドープさ
れているからである。更に、再酸化プロセスにおいて、
５ｉ０２層７４及び７６が夫々ゲート電極５０及び５４
の露出した表面に形成される事に注目されたい。
相対的に厚い５ｉ０２層６６．６８とＳ　ｉ０２層７４
とがＮ＋ソース及びドレイン領域５８及び６゜を保護し
た状態で、第６図に示す様にＰチャネル・デバイス５６
のソース及びドレインを形成するために、領域７８及び
８ｏ内へ硼素イオンＢを導入する様にイオン注入を行な
う。５ｉ０２層６６及び６８とＳ　ｉ０２層７０及び７
２との間の厚さの差によって、フォトレジスト・マスク
を用いな（でもＰ＋ソース及びドレイン領域７８及び８
０内よりもＮ＋ソース及びドレイン領域５８及び６０に
よりずっと少量の硼素が注入される事が理解される。硼
素の注入エネルギは、ガウス分布に於ける硼素注入のピ
ーク・レベル迄の距離が８４０２層６６もしくは６８の
厚さよりもずっと小であり、しかも５ｉ０２層７０もし
くは７２の厚さに近いかあるいはより犬である様に選択
する。硼素は例えば２−５Ｘ１０１５イオン／ｄのドー
ズ量及び４０８０ＫｅＶの強度で注入される。再酸化プ
ロセスの後及び硼素注入プロセスの前に、Ｓ　ｉ０２層
６６及び６８の厚さはＳ　ｉ０２層７０及び７２の厚さ
の少くとも１．４〜２．５倍である事が分った。
更に、Ｐ＋領域７８及び８０の端部が５ｉ０２層７６の
側壁部の表面８２及び８４と整列し、Ｐ＋領域７８の端
部とゲート電極５４の隣接する端部の間の距離が５ｉ０
２層７乙の側壁部に於ける厚さに等しくなる事を理解さ
れたい。１００−３００ナノメータに等しい同様の間隔
がＰ十領域８０の端部及びゲート電極５４の隣接端部の
間にも生じる。ゲート電極５４の隣接端部からある距離
のところにＰ＋ソース及びドレイン領域の開始点を形成
する事によって、より低い拡散抵抗を呈する様により深
いＰ十拡散領域７８及び８０を形成する事ができる。こ
れによって、特に結線上の目的から、デバイス５６との
直列抵抗を減じる事ができ、しかも電極５４の下の領域
７８及び８０の横方向の重なり（ｌａｔｅｒａｌ　　ｅ
ｘｔｅｎｔ）を減じることができる。
領域７８及び８０に硼素イオンＢを注入したのち、硼素
のイオン注入の際に濃密にドープされたＮ十領域５８及
び６０内に導入された硼素がその内部に含有される程度
にのみ注入されたイオンをアニールし、ドライブ・イン
するために加熱プロセスを行なう。このアニーリング・
プロセスにおいて、領域７８及び８０はゲート電極５４
の端部まで水平方向に拡散する。
硼素イオンのドライブ会イン・プロセスの開始時に於い
ては、Ｐ＋ソース及びドレイン領域の端部はゲート電極
５４の端部から離れているので、硼素イオンをゲート電
極５４の端部までドライブする事が出来、よってデバイ
ス５６の実際のゲート電極長さ及び実効チャネル長さの
差は最小となり、最小チャネル長のデバイスにとって影
響が太きい、ゲート電極５４とＰ十領域７８及び８０と
の間のゲート・キャパシタンスが最小となる。
この技術は、ＰドーパントのＮ十拡散領域５８及び６０
内部への導入が非常に少ない（たとえあったとしても５
％以下）、Ｐチャネル・デバイス５６におけるＰ十領域
７８．８０のＰドーパント・レベルをずっと高くし、よ
り高い導電率をうる事の可能な方法を提供するものであ
る事を理解されたい。
側壁酸化物及び単一の不活性アニーリング・プロセスの
組合せによって、より短かいチャネルを有するデバイス
が得られ、これによってＰチャネルの公称デバイス長を
対応するＮチャネル・デバイス長よりも相当短かくする
事ができる（例えば公称Ｐチャネル・デバイス長が１．
６ミクロンで、公称Ｎチャネル・デバイス長が２，０ミ
クロン）。
もしもＳ　ｉ０２領域６６．６８が薄く、Ｎ拡散領域５
８及び６０内へのＰドーパントの垂直方向の浸透が制限
されないならば、Ｐドーパントによる相当な電気的補償
が生じ、抵抗率は１００Ω／口より大きい値になるが、
本発明に於いては３０−４０Ω／口のＰチャネル拡散を
達成する事ができる。
本発明の簡単なプロセスを用いる事によって、Ｎチャネ
ル・デバイスの特性を変更せず、Ｐチャネル・デバイス
の特性が相当改良されるチャネル長トラッキングの可能
なＣＭＯ８構造体が得られる事に注目されたい。
ポリシリコン・ゲート電極５０及び５４は珪化物もしく
はポリシトの様な他の高温材を用いてもよく、また燐、
砒素及び硼素以外の不純物を用いてもよい事は云うまで
もない。更にＮチャネル及びＰチャネル（ＣＭＯ８）デ
バイスは非結晶性のブロッキング・マスク６２を用いて
も形成しうる。
【図面の簡単な説明】
第１図ないし第６図は本発明の方法の各プロセスを説明
する図である。 第６図において、 １０・・・・基板、１２・・・・エピタキシャル層、６
０．６２．６４・・・・埋込酸化物領域、６６．６８．
７０　、　７２　・・・・　５ｉ０２層、　　４０　・
・・・　Ｎ　ウ　エル、　　５０．５４・・・・ゲート
電極、４６．４８・・・・フィールド領域、５２．５６
・・・・デバイス、５８．６０・・・・Ｎ＋ソース／ド
レイン領域、７８．８０・・・・Ｐ＋ソース／ドレイン
領域。 出願人　　　インターナジョブフレ・ビジネス・マン←
Ｘズ・コーポレーション代理人　弁理士　　岡　　１）
　次　　生（外１名）

Claims (1)

  1. 【特許請求の範囲】 下記工程を含むＣＭＯ８構造体の製造方法。 （イ）半導体基板の第１の部分の上に第１の導電型のチ
    ャネル・デバイスのための第１のゲート電極を、上記基
    板の第２の部分の上に第２の導電型のチャネル・デバイ
    スのための第２のゲート電極を形成する工程。 （ロ）上記基板の第２の部分をマスクする工程。 （ハ）上記第１の導電型のチャネル−デバイスのための
    ソース及びドレイン領域を形成するために上記第１の部
    分内に第１の導電型のイオンを注入する工程。 に）上記第２の部分からマスキング材を除去する工程。 （ホ）上記基板及び上記第１及び第２のゲート電極の露
    出した表面を酸化する工程。 （へ）上記第２の導電型のチャネル−デバイスのための
    ソース及びドレイン領域を形成するために上記基板の第
    ２の部分内に第２の導電型のイオンを導入する工程。
JP58131117A 1982-12-09 1983-07-20 Ｃｍｏｓ構造体の製造方法 Pending JPS59111358A (ja)

Applications Claiming Priority (2)

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US448124 1982-12-09
US06/448,124 US4480375A (en) 1982-12-09 1982-12-09 Simple process for making complementary transistors

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JPS59111358A true JPS59111358A (ja) 1984-06-27

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