JP3426587B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
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Description
【０００１】
【発明の属する技術分野】本発明は、所定の動作電圧で
動作する半導体素子と、該半導体素子の動作電圧よりも
低い動作電圧で動作する半導体素子とが同一の半導体基
板に同時的に形成されて成る半導体装置であって前記両
半導体素子の性能が十分発揮され得る半導体装置および
その製造方法に関する。
動作する半導体素子と、該半導体素子の動作電圧よりも
低い動作電圧で動作する半導体素子とが同一の半導体基
板に同時的に形成されて成る半導体装置であって前記両
半導体素子の性能が十分発揮され得る半導体装置および
その製造方法に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴのような半導体素子の集合
体であるＩＣのような半導体装置には、一般的に、動作
電圧を相互に異にする２種類の半導体素子が組み込まれ
ている。例えば特開平１１−３３０２６７号公報には、
低電圧動作の電界効果トランジスタすなわち低電圧トラ
ンジスタと、高電圧動作の電界トランジスタすなわち高
電圧トランジスタとを単一基板に組み込む技術が開示さ
れている。前記従来技術では、低電圧トランジスタおよ
び高電圧トランジスタのそれぞれのソース・ドレインの
ために同一不純物濃度の不純物領域を適用することによ
り生じる不具合を解消すべく、低電圧トランジスタの不
純物領域に、これよりも低濃度あるいはその中間濃度の
不純物領域を伸長領域として形成することが提案され
た。
体であるＩＣのような半導体装置には、一般的に、動作
電圧を相互に異にする２種類の半導体素子が組み込まれ
ている。例えば特開平１１−３３０２６７号公報には、
低電圧動作の電界効果トランジスタすなわち低電圧トラ
ンジスタと、高電圧動作の電界トランジスタすなわち高
電圧トランジスタとを単一基板に組み込む技術が開示さ
れている。前記従来技術では、低電圧トランジスタおよ
び高電圧トランジスタのそれぞれのソース・ドレインの
ために同一不純物濃度の不純物領域を適用することによ
り生じる不具合を解消すべく、低電圧トランジスタの不
純物領域に、これよりも低濃度あるいはその中間濃度の
不純物領域を伸長領域として形成することが提案され
た。
【０００３】
【発明が解決しようとする課題】しかしながら、前記し
た従来技術によれば、低電圧トランジスタおよび高電圧
トランジスタの前記各一対の不純物領域は、それぞれ前
記半導体基板の導電型と逆の導電型を示す不純物により
所定の不純物濃度を示す第１の不純物区域と、該第１の
不純物区域からそれぞれのゲートに向けて伸長し第１の
不純物区域と同一の導電型を示しかつ該第１の不純物区
域の濃度よりも低い不純物濃度を示す第２の不純物区域
とで構成され、前記第２の不純物区域の設定が、前記高
電圧トランジスタの電界緩和のために適するように設定
されると、この設定では、前記低電圧トランジスタの実
行ゲート長が短くなり、前記低電圧トランジスタは、短
チャネル効果を招いてしまう。他方、前記低電圧トラン
ジスタが短チャネル効果を招くことのないように前記第
２の不純物区域が設定されると、この設定では、前記高
電圧トランジスタで充分な電界緩和効果を得ることがで
きず、そのために前記高電圧トランジスタにホットキャ
リア効果を招く結果となる。
た従来技術によれば、低電圧トランジスタおよび高電圧
トランジスタの前記各一対の不純物領域は、それぞれ前
記半導体基板の導電型と逆の導電型を示す不純物により
所定の不純物濃度を示す第１の不純物区域と、該第１の
不純物区域からそれぞれのゲートに向けて伸長し第１の
不純物区域と同一の導電型を示しかつ該第１の不純物区
域の濃度よりも低い不純物濃度を示す第２の不純物区域
とで構成され、前記第２の不純物区域の設定が、前記高
電圧トランジスタの電界緩和のために適するように設定
されると、この設定では、前記低電圧トランジスタの実
行ゲート長が短くなり、前記低電圧トランジスタは、短
チャネル効果を招いてしまう。他方、前記低電圧トラン
ジスタが短チャネル効果を招くことのないように前記第
２の不純物区域が設定されると、この設定では、前記高
電圧トランジスタで充分な電界緩和効果を得ることがで
きず、そのために前記高電圧トランジスタにホットキャ
リア効果を招く結果となる。
【０００４】従って、本発明の目的は、単一基板に形成
される高電圧トランジスタおよび低電圧トランジスタの
両者のいずれにも性能の低下を招くことなく効率的に製
造し得る半導体装置およびその製造方法を提供すること
にある。
される高電圧トランジスタおよび低電圧トランジスタの
両者のいずれにも性能の低下を招くことなく効率的に製
造し得る半導体装置およびその製造方法を提供すること
にある。
【０００５】
【課題を解決するための手段】本発明は、以上の点を解
決するために、次の構成を採用する。本発明に係る半導
体装置は、半導体基板上に形成される第１および第２の
半導体素子であって第２の半導体素子が第１の半導体素
子の動作電圧よりも高い動作電圧で動作され、それぞれ
が前記半導体基板上に形成されるゲートおよび該ゲート
の両側で互いに間隔をおいて前記半導体基板に形成され
る一対の不純物領域を備える第１および第２の半導体素
子を含み、前記第１および第２の各半導体素子の前記一
対の不純物領域は、それぞれ前記半導体基板の導電型と
逆の導電型を示す不純物により所定の不純物濃度を示す
第１の不純物区域と、該第１の不純物区域からそれぞれ
のゲートに向けて伸長し第１の不純物区域と同一の導電
型を示しかつ該第１の不純物区域の濃度よりも低い不純
物濃度を示す第２の不純物区域とを有し、前記第１の半
導体素子の前記第１の不純物区域には、該不純物区域か
ら伸長する前記第２の不純物区域の上方で前記基板面に
沿って互いに相近づく方向へ伸長しそれぞれの伸長端が
相互に間隔をおく伸長部が形成され、さらに、第１の半
導体素子の前記一対の不純物領域のそれぞれは、該不純
物領域の前記第２の不純物区域の導電型と逆の導電型を
示しかつ当該不純物領域の前記第２の不純物区域を規制
する第３の不純物区域を有することを特徴とする。
決するために、次の構成を採用する。本発明に係る半導
体装置は、半導体基板上に形成される第１および第２の
半導体素子であって第２の半導体素子が第１の半導体素
子の動作電圧よりも高い動作電圧で動作され、それぞれ
が前記半導体基板上に形成されるゲートおよび該ゲート
の両側で互いに間隔をおいて前記半導体基板に形成され
る一対の不純物領域を備える第１および第２の半導体素
子を含み、前記第１および第２の各半導体素子の前記一
対の不純物領域は、それぞれ前記半導体基板の導電型と
逆の導電型を示す不純物により所定の不純物濃度を示す
第１の不純物区域と、該第１の不純物区域からそれぞれ
のゲートに向けて伸長し第１の不純物区域と同一の導電
型を示しかつ該第１の不純物区域の濃度よりも低い不純
物濃度を示す第２の不純物区域とを有し、前記第１の半
導体素子の前記第１の不純物区域には、該不純物区域か
ら伸長する前記第２の不純物区域の上方で前記基板面に
沿って互いに相近づく方向へ伸長しそれぞれの伸長端が
相互に間隔をおく伸長部が形成され、さらに、第１の半
導体素子の前記一対の不純物領域のそれぞれは、該不純
物領域の前記第２の不純物区域の導電型と逆の導電型を
示しかつ当該不純物領域の前記第２の不純物区域を規制
する第３の不純物区域を有することを特徴とする。
【０００６】前記第３の不純物区域は、前記第２の不純
物区域の形成のための加熱処理時における不純物の拡散
を防止すべく前記第２の不純物区域の互いに向き合う側
面を覆って形成することができる。
物区域の形成のための加熱処理時における不純物の拡散
を防止すべく前記第２の不純物区域の互いに向き合う側
面を覆って形成することができる。
【０００７】前記第３の不純物区域は、さらに、前記第
２の不純物区域の互いに向き合う前記側面に連なって伸
びる下面を覆うように形成することができる。
２の不純物区域の互いに向き合う前記側面に連なって伸
びる下面を覆うように形成することができる。
【０００８】前記第１および第２の各半導体素子の前記
第１および第２の不純物区域はそれぞれほぼ等しい不純
物濃度を示す。
第１および第２の不純物区域はそれぞれほぼ等しい不純
物濃度を示す。
【０００９】本発明に係る製造方法は、本発明に係る前
記半導体装置の製造方法であって、前記各一対の不純物
領域の形成は、前記半導体基板の所定箇所への前記各不
純物区域を形成するための不純物の導入と、導入された
各不純物の熱拡散のための少なくとも１回の加熱処理と
により行われ、前記第２の不純物区域のための不純物の
熱処理に先立って前記第３の不純物区域のための不純物
が所定箇所に導入されることを特徴とする。
記半導体装置の製造方法であって、前記各一対の不純物
領域の形成は、前記半導体基板の所定箇所への前記各不
純物区域を形成するための不純物の導入と、導入された
各不純物の熱拡散のための少なくとも１回の加熱処理と
により行われ、前記第２の不純物区域のための不純物の
熱処理に先立って前記第３の不純物区域のための不純物
が所定箇所に導入されることを特徴とする。
【００１０】前記各第１、第２および第３の不純物区域
のための各不純物の導入後、該各不純物の熱拡散のため
の熱処理を一括的に行うことができる。
のための各不純物の導入後、該各不純物の熱拡散のため
の熱処理を一括的に行うことができる。
【００１１】前記第１の半導体素子及び第２の半導体素
子の各不純物領域のための不純物の導入のために、前記
第２の半導体素子の素子を形成する領域にマスク処理を
施し、その後、前記伸長部および第３の不純物区域のた
めの各不純物を各所定箇所に導入し、その後、前記第２
の半導体素子の素子を形成する領域に形成した前記マス
クを除去し、前記マスクの除去後、前記第１および第２
の各半導体素子の第１および第２の各不純物区域のため
の各所定箇所に各不純物を各不純物ごとに同時的に導入
することができる。
子の各不純物領域のための不純物の導入のために、前記
第２の半導体素子の素子を形成する領域にマスク処理を
施し、その後、前記伸長部および第３の不純物区域のた
めの各不純物を各所定箇所に導入し、その後、前記第２
の半導体素子の素子を形成する領域に形成した前記マス
クを除去し、前記マスクの除去後、前記第１および第２
の各半導体素子の第１および第２の各不純物区域のため
の各所定箇所に各不純物を各不純物ごとに同時的に導入
することができる。
【００１２】前記伸長部および第３の不純物区域のため
の各不純物の導入は、前記ゲートが形成された後、該ゲ
ートをマスクとして行うことができる。
の各不純物の導入は、前記ゲートが形成された後、該ゲ
ートをマスクとして行うことができる。
【００１３】前記第１および第２の各半導体素子の前記
第１および第２の各不純物区域のための各不純物の導入
は、前記ゲートと該ゲートを挟む絶縁材料で形成される
サイドウォールとが形成された後、前記ゲートおよびサ
イドウォールをマスクとして行うことができる。
第１および第２の各不純物区域のための各不純物の導入
は、前記ゲートと該ゲートを挟む絶縁材料で形成される
サイドウォールとが形成された後、前記ゲートおよびサ
イドウォールをマスクとして行うことができる。
【００１４】前記第１および第２の各半導体素子の各不
純物領域のための不純物の導入は、イオン注入法により
行うことができる。
純物領域のための不純物の導入は、イオン注入法により
行うことができる。
【００１５】前記第３の不純物区域のためのイオン注入
は、前記ゲートの両側で前記基板上方から互いに相近づ
く斜め方向へイオンが注入される斜めイオン注入により
行うことができる。
は、前記ゲートの両側で前記基板上方から互いに相近づ
く斜め方向へイオンが注入される斜めイオン注入により
行うことができる。
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】以下、本発明の実施の形態を具体例を用い
て説明する。 〈具体例１〉図１（ａ）〜図１（ｆ）は、本発明に係る
半導体装置１０の製造工程を示す。図１（ａ）〜図１
（ｆ）には、第１の導電型である例えばｐ型の導電型を
示す半導体基板１１上に設けられ所定の電圧で動作する
ｎ型チャネルＭＯＳＦＥＴすなわち低電圧トランジスタ
１２と、前記半導体基板１１上に設けられ前記トランジ
スタ１２の動作電圧より高い電圧で動作する高電圧トラ
ンジスタ１３とを含む半導体装置を効率的に製造する工
程が示されている。
て説明する。 〈具体例１〉図１（ａ）〜図１（ｆ）は、本発明に係る
半導体装置１０の製造工程を示す。図１（ａ）〜図１
（ｆ）には、第１の導電型である例えばｐ型の導電型を
示す半導体基板１１上に設けられ所定の電圧で動作する
ｎ型チャネルＭＯＳＦＥＴすなわち低電圧トランジスタ
１２と、前記半導体基板１１上に設けられ前記トランジ
スタ１２の動作電圧より高い電圧で動作する高電圧トラ
ンジスタ１３とを含む半導体装置を効率的に製造する工
程が示されている。
【００２３】図１（ａ）に示されているように、ｐ型シ
リコン結晶基板からなる半導体基板１１上に、第１のト
ランジスタである低電圧トランジスタ１２のための例え
ば約０．２５μｍのゲート長を有するゲート１４と、第
２のトランジスタである高電圧トランジスタ１３のため
の例えば約０．３５μｍのゲート長を有するゲート１４
とが、例えば従来よく知られたフォトリソグラフィおよ
びエッチング技術を用いて同時的に形成される。各ゲー
ト１４は、従来よく知られているように、半導体基板１
１上の活性領域上に形成されるゲート絶縁膜１５と、該
絶縁膜１５上に形成されるゲート電極１６とを備える。
前記活性領域は、例えばＬＯＣＯＳ法により形成される
フィールド酸化膜のような絶縁膜により区画される第１
および第２の素子形成領域である。各ゲート電極１６す
なわち第１および第２の各導電体パターンに、従来よく
知られた多層構造を採用することができる。
リコン結晶基板からなる半導体基板１１上に、第１のト
ランジスタである低電圧トランジスタ１２のための例え
ば約０．２５μｍのゲート長を有するゲート１４と、第
２のトランジスタである高電圧トランジスタ１３のため
の例えば約０．３５μｍのゲート長を有するゲート１４
とが、例えば従来よく知られたフォトリソグラフィおよ
びエッチング技術を用いて同時的に形成される。各ゲー
ト１４は、従来よく知られているように、半導体基板１
１上の活性領域上に形成されるゲート絶縁膜１５と、該
絶縁膜１５上に形成されるゲート電極１６とを備える。
前記活性領域は、例えばＬＯＣＯＳ法により形成される
フィールド酸化膜のような絶縁膜により区画される第１
および第２の素子形成領域である。各ゲート電極１６す
なわち第１および第２の各導電体パターンに、従来よく
知られた多層構造を採用することができる。
【００２４】両トランジスタ１２および１３のゲート１
４の形成後、高電圧トランジスタ１３の活性領域すなわ
ち第２の素子形成領域が、そのゲート１４をも含み、図
示しないマスクにより覆われる。図１（ｂ）に示されて
いるように、該マスクから露出する低電圧トランジスタ
１２のための活性領域すなわち第１の素子形成領域に
は、前記トランジスタ１２のためのゲート１４をマスク
として、前記半導体基板１１の導電型と同一のｐ型の導
電型を示す例えばホウ素１７が、イオン注入法により前
記半導体基板１１に対してほぼ垂直な方向へ所定の深さ
位置に注入される。注入条件の一例として、前記ホウ素
が、２０ｋｅＶの加速電圧で、約２．０×１０13個／ｃ
ｍ2の濃度で注入された。
４の形成後、高電圧トランジスタ１３の活性領域すなわ
ち第２の素子形成領域が、そのゲート１４をも含み、図
示しないマスクにより覆われる。図１（ｂ）に示されて
いるように、該マスクから露出する低電圧トランジスタ
１２のための活性領域すなわち第１の素子形成領域に
は、前記トランジスタ１２のためのゲート１４をマスク
として、前記半導体基板１１の導電型と同一のｐ型の導
電型を示す例えばホウ素１７が、イオン注入法により前
記半導体基板１１に対してほぼ垂直な方向へ所定の深さ
位置に注入される。注入条件の一例として、前記ホウ素
が、２０ｋｅＶの加速電圧で、約２．０×１０13個／ｃ
ｍ2の濃度で注入された。
【００２５】図１（ｃ）に示されているように、前記ホ
ウ素１７が前記半導体基板１１のトランジスタ１２の活
性領域に導入された後、前記低電圧トランジスタ１２の
ソースおよびドレイン間のドレイン電流の流量の増大を
図るための砒素１８が、イオン注入法により、前記高電
圧トランジスタ１３の活性領域を覆う前記マスクを残し
た状態で、前記トランジスタ１２の活性領域に注入され
る。砒素１８は、前記ホウ素１７よりも浅く、前記ホウ
素１７よりもゲート方向に伸長することなく注入され
る。注入条件の一例として、前記砒素１８が、１０ｋｅ
Ｖの加速電圧で、約１．０×１０15個／ｃｍ2の濃度で
注入された。前記砒素１８は、前記半導体基板１１に導
入されることにより、第２の導電型であるｎ型の不純物
として作用する。
ウ素１７が前記半導体基板１１のトランジスタ１２の活
性領域に導入された後、前記低電圧トランジスタ１２の
ソースおよびドレイン間のドレイン電流の流量の増大を
図るための砒素１８が、イオン注入法により、前記高電
圧トランジスタ１３の活性領域を覆う前記マスクを残し
た状態で、前記トランジスタ１２の活性領域に注入され
る。砒素１８は、前記ホウ素１７よりも浅く、前記ホウ
素１７よりもゲート方向に伸長することなく注入され
る。注入条件の一例として、前記砒素１８が、１０ｋｅ
Ｖの加速電圧で、約１．０×１０15個／ｃｍ2の濃度で
注入された。前記砒素１８は、前記半導体基板１１に導
入されることにより、第２の導電型であるｎ型の不純物
として作用する。
【００２６】前記砒素１８が前記トランジスタ１２の活
性領域に導入された後、前記高電圧トランジスタ１３の
活性領域を覆う前記マスクが除去される。
性領域に導入された後、前記高電圧トランジスタ１３の
活性領域を覆う前記マスクが除去される。
【００２７】前記マスクの除去後、図１（ｄ）に示され
ているように、前記低電圧トランジスタ１２のゲート１
４および前記高電圧トランジスタ１３のゲート１４のそ
れぞれには、各ゲートをその両側から挟む絶縁材料から
なる一対のサイドウォール１９が、従来よく知られた方
法により、形成される。
ているように、前記低電圧トランジスタ１２のゲート１
４および前記高電圧トランジスタ１３のゲート１４のそ
れぞれには、各ゲートをその両側から挟む絶縁材料から
なる一対のサイドウォール１９が、従来よく知られた方
法により、形成される。
【００２８】前記サイドウォール１９の形成後、図１
（ｅ）に示されているように、前記各トランジスタ１２
および１３のためのゲート１４とサイドウォール１９と
をマスクとして、その両側に、燐２０がイオン注入法に
より同時に注入される。前記した燐２０は、低電圧トラ
ンジスタ１２のために導入された前記ホウ素１７の導入
領域よりも浅く、かつ前記ホウ素１７よりもゲート方向
に伸長することなく導入される。その結果、低電圧トラ
ンジスタ１２のための前記燐２０の導入領域は、その導
入領域の相互に間隔をおき、互いに向き合う側面および
該側面に連なって伸びる下面が、先に導入された燐の導
電型と異なる導電型を示すホウ素１７の導入領域で、覆
われることとなる。前記燐の注入条件の一例として、前
記燐２０が、３０ｋｅＶの加速電圧で、約５．０×１０
13個／ｃｍ2の濃度で注入された。
（ｅ）に示されているように、前記各トランジスタ１２
および１３のためのゲート１４とサイドウォール１９と
をマスクとして、その両側に、燐２０がイオン注入法に
より同時に注入される。前記した燐２０は、低電圧トラ
ンジスタ１２のために導入された前記ホウ素１７の導入
領域よりも浅く、かつ前記ホウ素１７よりもゲート方向
に伸長することなく導入される。その結果、低電圧トラ
ンジスタ１２のための前記燐２０の導入領域は、その導
入領域の相互に間隔をおき、互いに向き合う側面および
該側面に連なって伸びる下面が、先に導入された燐の導
電型と異なる導電型を示すホウ素１７の導入領域で、覆
われることとなる。前記燐の注入条件の一例として、前
記燐２０が、３０ｋｅＶの加速電圧で、約５．０×１０
13個／ｃｍ2の濃度で注入された。
【００２９】前記各トランジスタ１２および１３への前
記燐２０の注入後、ソース・ドレインのための砒素（図
示せず）が、第１のイオンとして前記各トランジスタ１
２および１３のためのゲート１４とサイドウォール１９
とをマスクとして、前記各トランジスタ１２および１３
に、イオン注入法により、同時に注入される。注入条件
の一例として、前記砒素２１（図１（ｆ）参照）が、５
０ｋｅＶの加速電圧で、約５．０×１０15個／ｃｍ2の
濃度で注入された。
記燐２０の注入後、ソース・ドレインのための砒素（図
示せず）が、第１のイオンとして前記各トランジスタ１
２および１３のためのゲート１４とサイドウォール１９
とをマスクとして、前記各トランジスタ１２および１３
に、イオン注入法により、同時に注入される。注入条件
の一例として、前記砒素２１（図１（ｆ）参照）が、５
０ｋｅＶの加速電圧で、約５．０×１０15個／ｃｍ2の
濃度で注入された。
【００３０】その後、前記半導体基板１１の活性領域に
導入された各不純物の活性化を図るために、前記半導体
基板１１の各不純物導入領域が一括的な加熱処理を受け
る。この加熱処理により、前記各トランジスタ１２およ
び１３に導入された不純物１７、１８、２０および２１
がそれぞれ活性化されることから、図１（ｆ）に示され
ているように、前記不純物２１により第１の不純物区域
２１が形成され、前記不純物２１の拡散係数よりも大き
い拡散係数を有し、かつ第２のイオンとして注入された
前記不純物２０により第２の不純物区域２２が形成さ
れ、前記不純物１７により第３の不純物区域２３が形成
され、前記不純物１８により前記第１の不純物区域２１
の伸長部２４が形成される。
導入された各不純物の活性化を図るために、前記半導体
基板１１の各不純物導入領域が一括的な加熱処理を受け
る。この加熱処理により、前記各トランジスタ１２およ
び１３に導入された不純物１７、１８、２０および２１
がそれぞれ活性化されることから、図１（ｆ）に示され
ているように、前記不純物２１により第１の不純物区域
２１が形成され、前記不純物２１の拡散係数よりも大き
い拡散係数を有し、かつ第２のイオンとして注入された
前記不純物２０により第２の不純物区域２２が形成さ
れ、前記不純物１７により第３の不純物区域２３が形成
され、前記不純物１８により前記第１の不純物区域２１
の伸長部２４が形成される。
【００３１】各トランジスタ１２および１３の砒素２１
により形成された一対の第１の不純物区域２１は、従来
よく知られたソース及びドレインとして機能する。低電
圧トランジスタ１２のソース・ドレインに関連して、前
記砒素１８により形成された一対の前記伸長部２４は、
ドレイン電流の流量の増大を図る作用をなす。
により形成された一対の第１の不純物区域２１は、従来
よく知られたソース及びドレインとして機能する。低電
圧トランジスタ１２のソース・ドレインに関連して、前
記砒素１８により形成された一対の前記伸長部２４は、
ドレイン電流の流量の増大を図る作用をなす。
【００３２】高電圧トランジスタ１３の燐２０により形
成される一対の第２の不純物区域２２は、前記した熱処
理での燐２０の熱拡散により、相互に相近づく方向へ充
分に伸長することから、第２の不純物区域２２により、
ソースおよびドレイン間の電界が緩和され、これにより
ホットキャリア効果を抑制することができる。
成される一対の第２の不純物区域２２は、前記した熱処
理での燐２０の熱拡散により、相互に相近づく方向へ充
分に伸長することから、第２の不純物区域２２により、
ソースおよびドレイン間の電界が緩和され、これにより
ホットキャリア効果を抑制することができる。
【００３３】他方、低電圧トランジスタ１２の燐２０に
より形成される一対の第２の不純物区域２２は、前記し
たように、該区域を規定する燐２０の導入領域がこれと
反対の導電型を示すホウ素１７で取り囲まれている。そ
のため、燐２０の導入領域のうちの互いに向き合う側面
は、これを覆うホウ素１７により、前記した熱処理時の
互いに近づく方向への熱拡散が規制される。その結果、
低電圧トランジスタ１２では、実行チャネル長の短縮化
が防止され、これにより短チャネル効果が防止されるこ
とから、この短チャネル効果によるゲート電圧の閾値の
低下が防止される。更に、低電圧トランジスタ１２で
は、燐２０により形成される一対の第２の不純物区域２
２が、ホウ素１７により、相近づく方向への伸長を規制
されていることから、前記伸長部２４によるドレイン電
流の流量の増大効果が、前記不純物区域２２により、損
なわれることはない。
より形成される一対の第２の不純物区域２２は、前記し
たように、該区域を規定する燐２０の導入領域がこれと
反対の導電型を示すホウ素１７で取り囲まれている。そ
のため、燐２０の導入領域のうちの互いに向き合う側面
は、これを覆うホウ素１７により、前記した熱処理時の
互いに近づく方向への熱拡散が規制される。その結果、
低電圧トランジスタ１２では、実行チャネル長の短縮化
が防止され、これにより短チャネル効果が防止されるこ
とから、この短チャネル効果によるゲート電圧の閾値の
低下が防止される。更に、低電圧トランジスタ１２で
は、燐２０により形成される一対の第２の不純物区域２
２が、ホウ素１７により、相近づく方向への伸長を規制
されていることから、前記伸長部２４によるドレイン電
流の流量の増大効果が、前記不純物区域２２により、損
なわれることはない。
【００３４】また、低電圧トランジスタ１２では、前記
第３の不純物区域２３は、前記一対の第２の不純物区域
２２の互いに向き合う側面に連なって伸びる下面を覆う
ことから、前記第２の不純物区域２３が前記半導体基板
１１の深い部位に形成されることを防ぎ、これにより、
より効果的に短チャネル効果を抑制する。
第３の不純物区域２３は、前記一対の第２の不純物区域
２２の互いに向き合う側面に連なって伸びる下面を覆う
ことから、前記第２の不純物区域２３が前記半導体基板
１１の深い部位に形成されることを防ぎ、これにより、
より効果的に短チャネル効果を抑制する。
【００３５】従って、本発明に係る前記した製造方法に
よれば、前記低電圧トランジスタ１２のドレイン電流の
流量の増大を図りかつその短チャネル効果の発生を抑制
し、高電圧トランジスタ１３でのホットキャリア効果の
発生を抑制することができることから、両トランジスタ
１２および１３のそれぞれの電気特性を犠牲にすること
なく、それぞれに優れた電気特性を示すトランジスタ１
２および１３を含む半導体装置１０をマスク処理工程の
増加を招くことなく効率的に形成することができる。
よれば、前記低電圧トランジスタ１２のドレイン電流の
流量の増大を図りかつその短チャネル効果の発生を抑制
し、高電圧トランジスタ１３でのホットキャリア効果の
発生を抑制することができることから、両トランジスタ
１２および１３のそれぞれの電気特性を犠牲にすること
なく、それぞれに優れた電気特性を示すトランジスタ１
２および１３を含む半導体装置１０をマスク処理工程の
増加を招くことなく効率的に形成することができる。
【００３６】〈具体例２〉図１に示した具体例１では、
低電圧トランジスタ１２の第２の不純物区域２２の側面
および底面が第３の不純物区域２３で覆われた例を示し
た。この例に代えて、図２に示すように、低電圧トラン
ジスタ１２の第２の不純物区域２２の側面のみを第３の
不純物区域２３で覆うことができる。具体例２に示した
３の不純物区域２３のための不純物は、斜め方向からの
イオン注入法により導入される。
低電圧トランジスタ１２の第２の不純物区域２２の側面
および底面が第３の不純物区域２３で覆われた例を示し
た。この例に代えて、図２に示すように、低電圧トラン
ジスタ１２の第２の不純物区域２２の側面のみを第３の
不純物区域２３で覆うことができる。具体例２に示した
３の不純物区域２３のための不純物は、斜め方向からの
イオン注入法により導入される。
【００３７】前記第３の不純物区域２３のための不純物
の導入方法以外は、具体例１と同じであり、具体例２の
半導体装置１０が含む低電圧トランジスタ１２は、具体
例１と同様に半導体基板１１上に低電圧トランジスタ１
２のためのゲート絶縁膜１５およびゲート電極１６を有
するゲート１４と、サイドウォール１９と、伸長部２４
を有する第１の不純物区域２１と、第２の不純物区域２
２と、第３の不純物区域２３とを備える。図２では、図
面の簡素化のために、高電圧トランジスタが省略されて
いるが、この高電圧トランジスタは、図１に示した高電
圧トランジスタ１３と同一の構成を有する。
の導入方法以外は、具体例１と同じであり、具体例２の
半導体装置１０が含む低電圧トランジスタ１２は、具体
例１と同様に半導体基板１１上に低電圧トランジスタ１
２のためのゲート絶縁膜１５およびゲート電極１６を有
するゲート１４と、サイドウォール１９と、伸長部２４
を有する第１の不純物区域２１と、第２の不純物区域２
２と、第３の不純物区域２３とを備える。図２では、図
面の簡素化のために、高電圧トランジスタが省略されて
いるが、この高電圧トランジスタは、図１に示した高電
圧トランジスタ１３と同一の構成を有する。
【００３８】前記低電圧トランジスタ１２に設けられる
第３の不純物区域２３のための不純物は、前記ゲート１
４の両側で前記基板１１上方から互いに相近づく斜め方
向へ角度的に注入される。この斜めイオン注入法により
導入される第３の不純物区域２３のための不純物は、具
体例１の前記第３の不純物区域２３の不純物よりも、相
互に近づく方向に張り出すように導入される。
第３の不純物区域２３のための不純物は、前記ゲート１
４の両側で前記基板１１上方から互いに相近づく斜め方
向へ角度的に注入される。この斜めイオン注入法により
導入される第３の不純物区域２３のための不純物は、具
体例１の前記第３の不純物区域２３の不純物よりも、相
互に近づく方向に張り出すように導入される。
【００３９】そのため、具体例２に示した例では、前記
半導体基板１１に対してほぼ垂直にイオン注入法を施さ
れる具体例１に比較して、第３の不純物区域２３を相互
に近づく方向へ大きく張り出すように形成することがで
きる。前記第３の不純物区域２３のための不純物を斜め
イオン注入法により導入することで、具体例１における
と同様に、高電圧トランジスタの電気特性を犠牲にする
ことなく、第２の不純物区域２２の熱処理拡散による実
行チャネル長の短縮化を一層確実に防止することがで
き、低電圧トランジスタ１２のゲート電圧の閾値の低下
を一層確実に防止することができる。
半導体基板１１に対してほぼ垂直にイオン注入法を施さ
れる具体例１に比較して、第３の不純物区域２３を相互
に近づく方向へ大きく張り出すように形成することがで
きる。前記第３の不純物区域２３のための不純物を斜め
イオン注入法により導入することで、具体例１における
と同様に、高電圧トランジスタの電気特性を犠牲にする
ことなく、第２の不純物区域２２の熱処理拡散による実
行チャネル長の短縮化を一層確実に防止することがで
き、低電圧トランジスタ１２のゲート電圧の閾値の低下
を一層確実に防止することができる。
【００４０】前記したところでは、ｐ型の導電型を示す
半導体基板に、ｎ型チャネルの半導体装置を形成する形
成方法について述べたが、これに代えて、ｎ型の導電型
を示す半導体基板に、ｐ型チャネルの半導体装置を、前
記したと同様に形成することができる。
半導体基板に、ｎ型チャネルの半導体装置を形成する形
成方法について述べたが、これに代えて、ｎ型の導電型
を示す半導体基板に、ｐ型チャネルの半導体装置を、前
記したと同様に形成することができる。
【００４１】また、前記したところでは、順に第３の不
純物区域のための不純物、伸長部のための不純物、第２
の不純物区域のための不純物および第１の不純物区域の
ための不純物を導入後、加熱処理により一括的に各不純
物の活性化を図り半導体装置を形成する方法について述
べたが、これに代えて、各不純物の導入順序および活性
化のための加熱処理の順序などを適宜変更して半導体装
置を形成することもできるが、第２の不純物区域のため
の不純物の加熱処理に先立って、第３の不純物区域のた
めの不純物を所定箇所に導入することを遵守しなければ
ならない。
純物区域のための不純物、伸長部のための不純物、第２
の不純物区域のための不純物および第１の不純物区域の
ための不純物を導入後、加熱処理により一括的に各不純
物の活性化を図り半導体装置を形成する方法について述
べたが、これに代えて、各不純物の導入順序および活性
化のための加熱処理の順序などを適宜変更して半導体装
置を形成することもできるが、第２の不純物区域のため
の不純物の加熱処理に先立って、第３の不純物区域のた
めの不純物を所定箇所に導入することを遵守しなければ
ならない。
【００４２】
【発明の効果】本発明に係る半導体装置の製造方法で
は、前記したように、低電圧半導体素子および高電圧半
導体素子のためのそれぞれの一対の不純物領域の形成に
際し、低電圧半導体素子における第１の不純物区域にお
ける不純物濃度よりも低い不純物濃度の第２の不純物区
域での熱拡散が、該不純物区域と逆の導電型を示す第３
の不純物区域により抑制されることから、たとえ前記第
２の不純物区域のための不純物注入が高電圧半導体素子
の特性に適するように設定されていても、前記した第３
の不純物区域による拡散防止効果により、低電圧半導体
素子の電気特性が損なわれることはない。
は、前記したように、低電圧半導体素子および高電圧半
導体素子のためのそれぞれの一対の不純物領域の形成に
際し、低電圧半導体素子における第１の不純物区域にお
ける不純物濃度よりも低い不純物濃度の第２の不純物区
域での熱拡散が、該不純物区域と逆の導電型を示す第３
の不純物区域により抑制されることから、たとえ前記第
２の不純物区域のための不純物注入が高電圧半導体素子
の特性に適するように設定されていても、前記した第３
の不純物区域による拡散防止効果により、低電圧半導体
素子の電気特性が損なわれることはない。
【００４３】従って、本発明に係る前記製造方法によれ
ば、単一半導体基板上に、前記低電圧半導体素子および
高電圧半導体素子いずれも性能の低下を招くことのない
各半導体素子を効率的に形成することが可能になる。
ば、単一半導体基板上に、前記低電圧半導体素子および
高電圧半導体素子いずれも性能の低下を招くことのない
各半導体素子を効率的に形成することが可能になる。
【００４４】また、本発明に係る前記方法により形成さ
れた前記半導体装置によれば、前記低電圧半導体素子に
おける第１の不純物区域の伸長部により該低電圧半導体
素子のドレイン電流の増大を図ることができ、また第３
の不純物区域により第２の不純物区域の不要な拡散が防
止されることから、この不要な拡散による短チャネル効
果の発生を抑制することができ、他方、高電圧半導体素
子における第２の不純物区域を該高電圧半導体素子にお
ける電界緩和を図るに最適に設定されることから、高電
圧半導体素子における第２の不純物区域での電界緩和作
用により、ホットエレクトロンの発生を効果的に抑制す
ることができ、このホットエレクトロンの発生による電
気特性の劣化を防止することができる。
れた前記半導体装置によれば、前記低電圧半導体素子に
おける第１の不純物区域の伸長部により該低電圧半導体
素子のドレイン電流の増大を図ることができ、また第３
の不純物区域により第２の不純物区域の不要な拡散が防
止されることから、この不要な拡散による短チャネル効
果の発生を抑制することができ、他方、高電圧半導体素
子における第２の不純物区域を該高電圧半導体素子にお
ける電界緩和を図るに最適に設定されることから、高電
圧半導体素子における第２の不純物区域での電界緩和作
用により、ホットエレクトロンの発生を効果的に抑制す
ることができ、このホットエレクトロンの発生による電
気特性の劣化を防止することができる。
【図１】本発明に係る半導体装置の製造方法を示す工程
図である。
図である。
【図２】本発明に係る半導体装置の他の具体例を部分的
に示す断面図である。
に示す断面図である。
１０ 半導体装置
１１ 半導体基板
１２ 低電圧トランジスタ
１３ 高電圧トランジスタ
１４ ゲート
１５ ゲート絶縁膜
１６ ゲート電極
１７ ホウ素が導入された区域
１８ 砒素が導入された区域
１９ サイドウォール
２０ 燐が導入された区域
２１ 第１の不純物区域
２２ 第２の不純物区域
２３ 第３の不純物区域
２４ 伸長部
フロントページの続き
(56)参考文献 特開2000−68388（ＪＰ，Ａ)
特開2002−76332（ＪＰ，Ａ)
特開2001−85692（ＪＰ，Ａ)
特開2000−232167（ＪＰ，Ａ)
特開2000−205529（ＪＰ，Ａ)
特開2000−40749（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/085 - 27/092
H01L 21/8234 - 21/8238
H01L 29/78
H01L 21/336
Claims (11)
- 【請求項１】 半導体基板上に形成される第１および第
２の半導体素子であって第２の半導体素子が第１の半導
体素子の動作電圧よりも高い動作電圧で動作され、それ
ぞれが前記半導体基板上に形成されるゲートおよび該ゲ
ートの両側で互いに間隔をおいて前記半導体基板に形成
される一対の不純物領域を備える第１および第２の半導
体素子を含み、 前記第１および第２の各半導体素子の前記一対の不純物
領域は、それぞれ前記半導体基板の導電型と逆の導電型
を示す不純物により所定の不純物濃度を示す第１の不純
物区域と、該第１の不純物区域からそれぞれのゲートに
向けて伸長し第１の不純物区域と同一の導電型を示しか
つ該第１の不純物区域の濃度よりも低い不純物濃度を示
す第２の不純物区域とを有し、 前記第１の半導体素子の前記第１の不純物区域には、該
不純物区域から伸長する前記第２の不純物区域の上方で
前記基板面に沿って互いに相近づく方向へ伸長しそれぞ
れの伸長端が相互に間隔をおく伸長部が形成され、 さらに、第１の半導体素子の前記一対の不純物領域のそ
れぞれは、該不純物領域の前記第２の不純物区域の導電
型と逆の導電型を示しかつ当該不純物領域の前記第２の
不純物区域を規制する第３の不純物区域を有することを
特徴とする半導体装置。 - 【請求項２】 前記第３の不純物区域は、前記第２の不
純物区域の形成のための加熱処理時における不純物の拡
散を防止すべく前記第２の不純物区域の互いに向き合う
側面を覆って形成される請求項１記載の半導体装置。 - 【請求項３】 前記第３の不純物区域は、前記第２の不
純物区域の形成のための加熱処理時における不純物の拡
散を防止すべく前記第２の不純物区域の互いに向き合う
側面と、該側面に連なって伸びる下面とを覆って形成さ
れる請求項１記載の半導体装置。 - 【請求項４】 前記第１および第２の各半導体素子の前
記第１および第２の不純物区域はそれぞれほぼ等しい不
純物濃度を示す前記請求項１記載の半導体装置。 - 【請求項５】 半導体基板上に形成される第１および第
２の半導体素子であって第２の半導体素子が第１の半導
体素子の動作電圧よりも高い動作電圧で動作され、それ
ぞれが前記半導体基板上に形成されるゲートおよび該ゲ
ートの両側で互いに間隔をおいて前記半導体基板に形成
される一対の不純物領域を備える第１および第２の半導
体素子を含み、 前記第１および第２の各半導体素子の前記一対の不純物
領域は、それぞれ前記半導体基板の導電型と逆の導電型
を示す不純物により所定の不純物濃度を示す第１の不純
物区域と、 該第１の不純物区域からそれぞれのゲートに向けて伸長
し第１の不純物区域と同一の導電型を示しかつ該第１の
不純物区域の濃度よりも低い不純物濃度を示す第２の不
純物区域と、 前記第１の半導体素子の前記第１の不純物区域には、該
不純物区域から伸長する前記第２の不純物区域の上方で
前記基板面に沿って互いに相近づく方向へ伸長しそれぞ
れの伸長端が相互に間隔をおく伸長部と、 さらに、第１の半導体素子の前記一対の不純物領域のそ
れぞれは、該不純物領域の前記第２の不純物区域の導電
型と逆の導電型を示しかつ当該不純物領域の前記第２の
不純物区域を規制する第３の不純物区域とを有する半導
体装置を製造する方法であって、 前記各一対の不純物領域の形成は、前記半導体基板の所
定箇所への前記各不純物区域を形成するための不純物の
導入と、導入された各不純物の熱拡散のための少なくと
も１回の加熱処理とにより行われ、前記第２の不純物区
域のための不純物の熱処理に先立って前記第３の不純物
区域のための不純物が所定箇所に導入されることを特徴
とする半導体装置の製造方法。 - 【請求項６】 前記各第１、第２および第３の不純物区
域のための各不純物が導入された後、該各不純物の熱拡
散のための熱処理が一括的に行われる請求項５記載の半
導体装置の製造方法。 - 【請求項７】 前記第１の半導体素子及び第２の半導体
素子の各不純物領域のための不純物の導入は、 前記第２の半導体素子の素子を形成する領域にマスク処
理が施されること、 前記マスク処理の後、前記伸長部および第３の不純物区
域のための各不純物が各所定箇所に導入されること、 前記伸長部および第３の不純物区域のための各不純物が
各所定箇所に導入された後、前記第２の半導体素子の素
子を形成する領域に形成した前記マスクが除去されるこ
と、 前記マスクの除去後、前記第１および第２の各半導体素
子の第１および第２の各不純物区域のための各所定箇所
に各不純物が各不純物ごとに同時的に導入されることを
備える前記請求項５記載の半導体装置の製造方法。 - 【請求項８】 前記伸長部および第３の不純物区域のた
めの各不純物の導入は、前記ゲートが形成された後、該
ゲートをマスクとして行われる前記請求項７記載の半導
体装置の製造方法。 - 【請求項９】 前記第１および第２の各半導体素子の前
記第１および第２の各不純物区域のための各不純物の導
入は、前記ゲートと該ゲートを挟む絶縁材料で形成され
るサイドウォールとが形成された後、前記ゲートおよび
サイドウォールをマスクとして行われる前記請求項７記
載の半導体装置の製造方法。 - 【請求項１０】 前記第１および第２の各半導体素子の
各不純物領域のための不純物の導入は、イオン注入法に
より行われる前記請求項５記載の半導体装置の製造方
法。 - 【請求項１１】 前記第３の不純物区域のためのイオン
注入は、前記ゲートの両側で前記基板上方から互いに相
近づく斜め方向へイオンが注入される斜めイオン注入で
ある前記請求項１０記載の半導体装置の製造方法。
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|---|---|---|---|
| JP2001205529A JP3426587B2 (ja) | 2001-07-06 | 2001-07-06 | 半導体装置及びその製造方法 |
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|---|---|---|---|
| JP2001205529A JP3426587B2 (ja) | 2001-07-06 | 2001-07-06 | 半導体装置及びその製造方法 |
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|---|---|---|---|
| JP2003022903A Division JP2003249568A (ja) | 2003-01-31 | 2003-01-31 | 半導体装置の製造方法 |
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|---|---|
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|---|---|---|---|
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|---|---|---|---|---|
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|---|---|---|---|---|
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