KR100237117B1 - 드레인 측에 포켓을 갖는 ldd구조의 반도체 장치 및 그 제조 방법 - Google Patents

드레인 측에 포켓을 갖는 ldd구조의 반도체 장치 및 그 제조 방법 Download PDF

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Abstract

LDD 구조형 MOS 트랜지스터를 갖는 반도체 장치가 제1 도전형의 반도체층 상에 게이트 전극(4) 및 상기 반도체층 내에 소스/드레인 영역을 형성함으로써 제조되는데, 상기 소스/드레인 영역은 제2 도전형의 저 불순물 농도 영역(5; 11; 19) 및 고 불순물 농도 영역(8; 15; 20)을 갖고 있다. 제1 도전형의 포켓(6; 14; 17)은 드레인 영역 측 상에만 저 불순물 농도 영역과 접촉하여, 상기 제2 도전형의 저 농도 영역 바로 아래에 형성된다. 드레인 측 상에만 형성된 포켓은 쇼트 채널 효과(short channel effect)를 억제할 수 있고, 또한 포켓이 존재하지 않는 소스측 상에서 전류 능력을 저하하지 않고, 핫 캐리어 발생을 억제할 수 있다.

Description

드레인 측에 포켓을 갖는 ＬＤＤ 구조의 반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE HAVING LDD STRUCTURE WITH POCKET ON DRAIN SIDE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 포켓층(pocket layer)을 갖는 개량형 LDD(가볍게 도프한 드레인 : lightly doped drain) 구조의 MOS 반도체 장치 및 그 제조 방법에 관한 것이다.
소스/드레인 층과 게이트 사1이에서 저 불순물 농도층을 갖는 LDD 구조 MOS 트랜지스터에 있어서, 쇼트 채널 효과를 억제하기 위해서 포켓을 갖는 개량형 LDD 구조가 제안되어 왔다. 도 1은 이러한 구조를 갖는 MOS 트랜지스터를 도시하고 있다. 이 제안된 트랜지스터에서는 필드 산화막(22), 게이트 산화막(23) 및 폴리실리콘 게이트 전극(24)이 P형 실리콘 기판(21) 상에 형성된다. 게이트 전극(24)을 마스크로서 사용하여 N형 불순물을 확산시킴으로써 기판에 LDD 구조의 저 불순물 농도 확산층 영역(25)이 형성된다. 또한, 게이트 전극(24)을 마스크로서 사용하여 P형 불순물을 이온 주입함으로써 포켓(26)이 형성된다. CVD 공정에 의해 실리콘 산화막을 퇴적하고, 게이트 전극(24)의 측벽 상에 측벽 스페이서(27)를 형성하기 위해 반응성 이온 에칭으로 이 막을 에칭 백(etching back)하며, 측벽 스페이서(27)를 마스크로서 사용하여 N형 불순물을 이온 주입함으로써, 소스/드레인 고 불순물 농도 확산층 영역(28)이 형성된다. 이와 같은 구조에서, 포켓 주입층은 드레인 전계의 완화 효과를 가지므로, 쇼트 채널 효과를 억제할 수 있다.
도 2는 일본국 특개평 5-267331호에 개시된 트랜지스터와 유사한 MOS 트랜지스터를 예를 들어 도시하고 있다. 이 기술에서는 필드 산화막(22), 게이트 산화막(23) 및 폴리실리콘 게이트 전극(24)이 P형 실리콘 기판(21) 상에 형성되어 있다. 여기에서, 게이트 전극(24)을 마스크로서 사용하여 N형 불순물을 이온 주입함으로써 소스/드레인 저 불순물 농도 확산층 영역(31)이 형성되고, 소스/드레인 고 불순물 농도 확산층 영역(32)은 열산화막을 게이트 전극과 소스·드레인 영역의 표면 상에 퇴적하고, 열산화막을 마스크로서 사용하여 N형 불순물을 이온 주입함으로써 형성된다. 그 다음, 플루오르화 수소산 용액으로 열산화막을 제거하고, 게이트 전극을 마스크로서 사용하여 P형 불순물을 이온 주입함으로써 포켓(26)이 형성된다. 이 기술은 에칭 백이 제조시 전혀 사용되지 않는다는 특징으로 갖고 있다.
도 3은 일본국 특개평 4-211178호에 개시되어 있는 다른 MOS 트랜지스터를 도시하고 있다. 이 MOS 트랜지스터는 적층 게이트형 비휘발성 메모리 셀의 일례이다. 이 기술에서는 필드 산화막(22), 제1 게이트 산화막(35), 부유 게이트 전극(36), 제2 게이트 산화막(37) 및 제어 게이트 전극(38)이 패터닝되어 P형 실리콘 게이트(21) 상에 형성된다. 다음에, 마스크로서 이들 게이트를 이용하여, 실리콘 기판과 수직 방향으로부터 약 8도 이상의 각도로 P형 불순물을 이온 주입함으로써 포켓(26)이 형성된다. 다음에, 게이트를 마스크로서 다시 이용하여, 실리콘 기판 표면과 수직 방향으로부터 N형 불순물을 이온 주입함으로써, 소스/드레인 고 불순물 농도 확산층 영역(40)이 형성된다. 본 기술의 목적은, 드레인 근처에서 전계 강도의 증가에 의해 발생된 고온 전자량을 증가시킴으로써, 메모리 셀에서 데이터 기입의 효율을 향상시키고자 하는 것이다. 본 기술의 특징은, 이온 주입이 경사진 각도로 수행되므로, 열처리에 의해 게이트 아래에 포켓(39)이 안정하게 배치된다는 것이다.
그러나, 도 1 및 도 2에 도시된 구조는, 드레인 측 뿐만 아니라 소스 측에도 포켓이 제공되기 때문에, 채널 저항이 증가하면서 트랜지스터의 전류 능력이 저하한다는 문제점을 갖고 있다. 도 3에 도시된 구조에서 LDD 구조의 형성에 관해서는 설명되지 않았으며, 개시된 제조 방법의 목적은 고온 전자 발생을 증가시키는 것이다. 이것은 핫 캐리어 발생이 억제되는 LDD 구조 트랜지스터의 주목적과는 반대의 것이다.
도 4는 전류 능력 저하를 방지하는 목적과 부합하는 변형된 LDD 구조 MOS 트랜지스터를 도시하고 있다. 이러한 MOS 트랜지스터의 제조시, 필드 산화막(22), 게이트 산화막(23) 및 게이트 전극(24)이 실리콘 기판(21) 상에 형성되고, 마스크로서 게이트 전극을 이용하여 N형 불순물을 이온 주입함으로써, 소스/드레인 저 불순물 농도 확산층(41)이 형성된다. 다음에, 드레인 측을 피복하는 레지스트 패턴을 형성하여, 소스 측에만 상대적으로 고 농도로 N형 불순물을 이온 주입함으로써 N형 확산층 영역(42)이 형성된다. 또한, CVD 공정으로 실리콘 산화막을 퇴적하고 반응성 이온 에칭에 의해 막을 에칭 백함으로써 폴리실리콘 게이트 측벽 상에 측벽 스페이서들이 형성된다. 다음에, 측벽 스페이서를 마스크로서 사용하여 N형 불순물을 이온 주입함으로써, 소스/드레인 고 불순물 농도 확산층 영역(43)이 형성된다. 본 기술은 소스측이 드레인 측 보다 높은 불순물 농도를 갖기 때문에 채널 저항이 감소된다는 특징이 있다.
이러한 구조에서는, 소스 측 농도가 드레인 측 보다 높기 때문에, 채널 저항이 감소되어 트랜지스터의 전류 능력을 증가시킨다. 그러나, 소스 영역 상에서 드레인 전계의 영향이 증가하고, 채널 길이가 짧아져 펀치스루(punch-through)가 용이하게 발생한다.
본 발명의 목적은 전류 능력을 저하시키지 않고 쇼트 채널 효과를 억제하면서 핫 캐리어 발생을 억제할 수 있는 LDD 구조 MOS 트랜지스터를 갖는 반도체 장치 및 그 제조 방법을 제공하려는 것이다.
본 발명의 한 특징에 따르면, 반도체 장치에 있어서,
제1 도전형의 반도체층 상에 형성되는 게이트 전극을 포함하는 LDD 구조형 MOS 트랜지스터,
상기 반도체층에 형성되고, 제2 도전형의 고 불순물 농도 영역 및 저 불순물 농도 영역을 갖는 소스/드레인 영역, 및
드레인 영역 측 상에만 저 불순물 농도 영역과 접촉하여 형성된 제1 도전형의 포켓
을 포함하는 반도체 장치가 제공된다.
포켓이 제2 도전형의 저 불순물 농도 영역 바로 아래에 배치될 수 있고, 제2 도전형의 저 불순물 농도 영역과 채널 영역 사이의 영역 내로 적어도 부분적으로 연장될 수 있다.
본 발명에 따른 반도체 장치는, 드레인 영역 측 상에만 LDD층과 접촉하여 제공되는 포켓을 갖는 LDD형 구조 MOS 트랜지스터이다. 그러므로, 포켓은 핫 캐리어 발생을 역시 억제함과 동시에 쇼트 채널 효과를 억제할 수 있다. 또한, 소스 측에 포켓이 존재하지 않기 때문에 전류 능력도 향상될 수 있다.
LDD 구조 MOS 트랜지스터를 제조하는 동안, 종래 기술 방법의 단계에서 소스 측을 피복하기 위한 마스킹 공정을 부가하거나 부가하지 않고서도 포켓이 드레인 측에 형성될 수 있다. 그러므로, 본 발명에 따른 반도체 장치는 소정의 복잡한 공정 없이 용이하게 형성될 수 있다.
도 1은 종래 기술의 트랜지스터의 제1 예를 도시한 단면도.
도 2는 종래 기술의 트랜지스터의 제2 예를 도시한 단면도.
도 3은 종래 기술의 트랜지스터의 제3 예를 도시한 단면도.
도 4는 종래 기술의 트랜지스터의 제4 예를 도시한 단면도.
도 5a 내지 도 5c는 본 발명의 제1 실시예에 따른 트랜지스터 제조 단계를 도시한 단면도.
도 6은 본 발명과 종래 기술에 따른 트랜지스터의 임계 전압 대 게이트 길이 특성을 도시한 그래프.
도 7은 본 발명과 종래 기술에 따른 트랜지스터의 전류 대 게이트 길이 특성을 도시한 그래프.
도 8은 본 발명과 종래 기술에 따른 트랜지스터의 Isubmax대 Ion특성을 도시한 그래프.
도 9a 내지 도 9c는 본 발명의 제2 실시예에 따른 트랜지스터 제조 단계를 도시한 단면도.
도 10은 본 발명의 제2 실시예에 따른 제조 방법의 변형례를 도시한 단면도.
도 11a 내지 도 11c는 본 발명의 제3 실시예에 따른 트랜지스터의 제조 단계를 도시한 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : P형 실리콘 기판
2 : 필드 산화막
3 : 게이트 산화막
4 : 게이트 전극
5, 11, 19 : 소스/드레인 저 불순물 농도 N형 영역
6, 14, 17 : 포켓
7 : 측벽 스페이서
8, 15, 20 : 소스/드레인 고 불순물 농도 N형 영역
본 발명의 상기 및 다른 목적, 특징 및 이점은 이하 첨부된 도면을 참조하여 설명된 본 발명의 양호한 실시예로부터 명백하다.
이하, 도면을 참조하여 본 발명의 양호한 실시예가 설명된다.
도 5a 내지 도 5c는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 단계를 도시한 단면도이다. 도 5a에 도시된 바와 같이, 필드 산화막(2) 및 게이트 산화막(3)이 공지된 기술을 사용함으로써 P형 실리콘 기판(1) 상에 형성된다. 이 게이트 산화막(3) 상에는 예를 들면, 인을 도입함으로써 저항성이 저하되고 폭 0.3∼0.5㎛ 및 두께 2000∼4000Å를 갖는 폴리실리콘의 게이트 전극(4)이 형성되어 있다. 다음, 마스크로서 게이트 전극(4)을 이용하여 1×1013∼5×1013cm-2의 도즈량 및 10∼30keV의 가속 에너지로 N형 불순물, 예를 들면 인을 이온 주입함으로써 소스/드레인 저 불순물 농도 N형 영역(5)이 형성된다.
도 5b에 도시된 바와 같이, 소스 측을 피복하는 레지스트 패턴(9)을 형성하고, 이 레지스트 패턴을 마스크로서 이용하여 1×1013∼3×1013cm-2의 도즈량 및 10∼30keV의 가속 에너지로 P형 불순물, 예를 들면 붕소를 이온 주입함으로써 드레인 측 상에 포켓(6)이 형성된다.
다음, 도 5c에 도시된 바와 같이, 게이트 전극(4) 및 소스/드레인 영역 상에 절연막을 형성하고, 이 절연막을 이방성 에칭함으로써 게이트 전극 상에 측벽 스페이서(7)가 형성된다. 그 다음, 게이트 전극(4) 및 측벽 스페이서(7)를 마스크로서 이용하여 1×1015∼5×1015cm-2의 도즈량 및 30∼50keV의 가속 에너지로 N형 불순물, 예를 들면 비소를 이온 주입함으로써, 소스/드레인 고 불순물 농도 N형 영역(8)이 형성된다.
상술한 바와 같이 형성된 MOS 트랜지스터에서, 소스/드레인 영역 중에서 드레인 측 상에만 포켓(6)이 형성된다. 따라서, 포켓(6)이 쇼트 채널 효과를 억제할 수 있는 동안, 소스 측 상에는 포켓이 존재하지 않으므로 전류 능력이 저하되지 않는다.
특성 테스트가 게이트 산화막 두께 100Å, 측벽 스페이서 두께 1200Å 및 채널 폭 50㎛로 시험 제작된 트랜지스터에서 수행되었다. 도 6 내지 도 8은 테스트 결과를 도시하고 있다. 시험 제작된 트랜지스터들은 도 1에 도시된 종래 기술의 LDD형 트랜지스터(종래예 1), 도 2에 도시된 바와 같이 소스 및 드레인 양측 상에 포켓을 갖는 변형된 LDD 트랜지스터(종래예 2), 및 드레인 측에만 포켓을 갖는 개량된 LDD형 트랜지스터(본 발명)이다.
도 6은 임계 전압에 따른 게이트 길이를 도시하고 있다. 3개의 상이한 트랜지스터 중에서 가장 쇼트 채널 효과가 억제되는 트랜지스터가 소스 및 드레인 양측에 포켓을 갖는 종래예 2의 트랜지스터이다. 이는 채널 및 소스 영역 상에서 포켓에 의한 드레인 전계의 영향을 완화시킨 것에 따른 것이다. 한편, 이 트랜지스터에서 전류는 도 7에 도시된 바와 같이 종래예 1의 LDD형 트랜지스터에 비해 상당히 감소된다.
도 8은, 핫 캐리어 주입에 의해 트랜지스터에서 소자 특성의 열화를 측정한 것으로, "on" 전류 Ion과 최대 기판 전류 Isubmax사이의 관계를 도시한 것이다. 이러한 특성의 관점에서, 본 발명에 따른 트랜지스터가 소스 및 드레인 측 모두에서 포켓을 갖는 종래예 2의 트랜지스터와 동일한 드레인 측의 구조를 갖기 때문에, 이 두개의 트랜지스터는 종래예 1의 트랜지스터보다는 열화하나 동일한 특성을 나타낸다. 그러나, 본 발명에 따른 트랜지스터에서 핫 캐리어 주입에 따른 소자 특성의 열화는, LDD 구조를 갖지 않으나 고 불순물 농도 소스/드레인 영역과 접촉하는 포켓을 갖는 도 3에 도시된 트랜지스터(종래예 3)와 비교하면 그 정도는 작아진다.
도 9a 내지 9C는 본 발명의 제2 실시예에 따른 트랜지스터의 제조 단계를 도시하고 있다. 이 실시예는 N형 MOS 트랜지스터에 관한 것이다. 도 9a에 도시된 바와 같이, 상기 제1 실시예에서와 같이 필드 산화막(2), 게이트 산화막(3) 및 게이트 전극(4)이 P형 실리콘 기판(1) 상에 형성되고, 마스크로서 이들 게이트의 일부분을 이용하여 1×1013∼5×1013cm-2의 도즈량 및 10∼30keV의 가속 에너지로 N형 불순물, 예를 들면 인을 이온 주입함으로써, 소스/드레인 저 불순물 농도 N형 영역(11)이 형성된다.
다음, 도 9b에 도시된 바와 같이, 게이트 전극(4) 및 소스/드레인 영역 상에 절연막을 형성하고, 이 막을 이방성 에칭함으로써, 게이트 전극(4) 상에 측벽 스페이서(12)가 형성된다. 다음에, 소스 측을 피복하는 레지스트 패턴(13)을 형성하고, 마스크로서 이 레지스트 패턴(13)을 이용하여 1×1013∼3×1013cm-2의 도즈량 및 10∼30keV의 가속 에너지로 P형 불순물, 예를 들면 붕소를 이온 주입함으로써 드레인 측 상에 포켓(6)이 형성된다. 붕소의 이온 주입은 드레인 측으로부터 실리콘 기판(1)에 대하여 45˚각도로 행해진다.
도 9c에 도시된 바와 같이, 레지스트 패턴(13)이 제거된 후에, 게이트 전극(4) 및 측벽 스페이서(12)를 마스크로서 이용하여 1×1015∼5×1015cm-2의 도즈량 및 30∼50keV의 가속 에너지로 N형 불순물, 예를 들면 비소를 이온 주입함으로써 최종적으로 N형 영역으로서 소스/드레인 고 불순물 농도 영역(15)이 형성된다.
또한, 이 제2 실시예에 있어서도 LDD 트랜지스터가 드레인 측 상에만 형성된 포켓(14)으로 구성되어 있기 때문에, 포켓(14)이 쇼트 채널 효과를 효과적으로 억제할 수 있는 동안, 소스 측에는 포켓이 존재하지 않기 때문에 전류 능력은 감소되지 않는다.
상술된 제2 실시예에서, 레지스트 패턴(13)이 사용되어, 도 9b에 도시된 바와 같이 포켓을 형성한다. 그러나, 도 10에 도시된 바와 같이, 소정의 레지스트 패턴을 이용하지 않고 붕소를 실리콘 기판(1)에 수직인 방향으로부터 θ각도에서 이온 주입함으로써 포켓을 형성할 수 있다. 즉, x가 측벽 스페이서(12)의 폭이고 y는 게이트 전극(4)의 높이인 경우, 각도 θ가 조건 tanθ=y/x를 만족하면, 붕소가 소스측 상의 N형 저 불순물 농도층(11)에 이온 주입된다. 이 영역은 이어서 고 불순물 농도 층(15)으로 구성된다. 그러므로, 포켓이 형성되지 않고 채널 저항이 증가하지 않는다.
도 11a 내지 도 11c는 본 발명의 제3 실시예를 도시하고 있다. 본 실시예는 포켓 형성의 제어성을 향상시킬 수 있다. 도 11a에 도시된 바와 같이, 필드 산화막(2), 게이트 산화막(3) 및 게이트 전극(4)이 P형 실리콘 기판(1) 상에 형성된 후, 레지스트 패턴(16)은 소스 측을 피복하도록 형성되고, 레지스트 패턴(16)을 마스크로서 사용하여 1×1013∼3×1013cm-2의 도즈량 및 10∼30keV의 가속 에너지로 P형 불순물, 예를 들면 붕소를 이온 주입함으로써 드레인 측 상에 포켓이 형성된다.
다음, 도 11b에 도시된 바와 같이, 레지스트 패턴(16)이 제거되고, 제1 측벽 스페이서(18a)는 게이트 전극(4) 및 소스/드레인 영역 상에 절연막을 형성하고 상기 막을 이방성 에칭함으로써 게이트 전극 측벽 상에 형성된다. 그 다음, 1×1013∼5×1013cm-2의 도즈량 및 10∼30keV의 가속 에너지로 N형 불순물, 예를 들면 인을 이온 주입함으로써 소스/드레인 저 불순물 농도 N형 영역(19)이 형성된다.
다음, 제11C에 도시된 바와 같이, 게이트 전극(4) 및 소스/드레인 영역에 절연막을 형성하고 이 막을 이방성 에칭함으로써 게이트 전극 측벽 상에 제2 측벽 스페이서(18b)가 형성된다. 다음에, 게이트(4) 및 측벽 스페이서(18b)를 마스크로서 이용하여 1×1015∼5×1015cm-2의 도즈량 및 30∼50keV의 가속 에너지로 소스/드레인 고 불순물 농도 N형 영역(20)이 형성된다.
이 제3 실시예에서는 포켓이 측벽 스페이서 형성 이전에 형성된다. N형 고 및 저 불순물 농도 영역(20 및 19)과 관계없는 농도 및 영역을 제어하는 것이 용이하고, 포켓(17)을 관리할 수 있다. 또한, 이 제3 실시예는 드레인 측 상에만 포켓(17)이 형성된 LDD형 트랜지스터 구조를 갖고 있고, 이 포켓(17)이 쇼트 채널 효과를 억제하는 동안, 소스 측에 포켓이 형성하지 않기 때문에 전류 능력이 감소하지 않는다.
본 발명이 양호한 실시예에서 기술되었으나, 이에 한정하려는 것이 아니라 설명을 하기 위한 것이고, 특허 청구의 범위에 의해 정의된 바와 같이 본 발명의 범위를 벗어나지 않고 여러 가지로 변형할 수 있다.
본 발명에 따른 반도체 장치는, 드레인 영역 측 상에만 LDD 층과 접촉하여 제공되는 포켓을 갖는 LDD형 구조 MOS 트랜지스터이다. 그러므로, 포켓은 핫 캐리어 발생을 역시 억제함과 동시에 쇼트 채널 효과를 억제할 수 있다. 또한, 소스 측에 포켓이 존재하지 않기 때문에 전류 능력도 향상될 수 있다.
LDD 구조 MOS 트랜지스터를 제조하는 동안, 종래 기술 방법의 단계에서 소스 측을 피복하기 위한 마스킹 공정을 부가하거나 부가하지 않고서도 포켓이 드레인 측에 형성될 수 있다. 그러므로, 본 발명에 따른 반도체 장치는 소정의 복잡한 공정 없이 용이하게 형성될 수 있다.

Claims (8)

  1. 반도체 장치에 있어서,
    제1 도전형(P)의 반도체층(1) 상에 형성된 게이트 전극(4)을 포함하는 LDD 구조형 MOS 트랜지스터;
    상기 반도체층에 형성되고 제2 도전형(N)의 고 불순물 농도 영역(8; 15; 20) 및 저 불순물 농도 영역(5; 11; 19)을 갖는 소스/드레인 영역; 및
    드레인 영역 측 상에만 상기 저 불순물 농도 영역과 접촉하여 형성된 상기 제1 도전형의 포켓(6; 14; 17)
    을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 포켓(6)이 상기 제2 도전형의 저 불순물 농도 영역(5) 바로 아래에 배치되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 포켓(14, 17)이 상기 제2 도전형의 저 불순물 농도 영역(11, 19)과 채널 영역 사이의 영역 내로 적어도 부분적으로 연장하는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서, 상기 포켓(14, 17)이 상기 제2 도전형의 저 불순물 농도 영역(11, 19)과 채널 영역 사이의 영역 내로 적어도 부분적으로 연장하는 것을 특징으로 하는 반도체 장치.
  5. 반도체 장치의 제조 방법에 있어서,
    제1 도전형(P)의 반도체층(1) 상에 게이트 전극(4)을 형성하는 단계;
    상기 반도체층에 제2 도전형(N)의 고 불순물 농도 영역(8; 15; 20) 및 저 불순물 농도 영역(5; 11; 19)을 갖는 소스/드레인 영역을 형성하는 단계; 및
    드레인 영역 측 상에만 상기 저 불순물 농도 영역과 접촉하는 상기 제1 도전형의 포켓(6; 14; 17)을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제5항에 있어서, 상기 포켓을 형성하는 공정은
    상기 게이트 전극을 마스크로서 사용하여 상기 소스/드레인 영역의 양측에 저 농도로 상기 제2 도전형의 불순물을 이온 주입하는 단계;
    상기 드레인 영역측 상에만 상기 제2 도전형의 저 불순물 농도 영역보다 깊은 깊이까지 상기 제1 도전형의 불순물을 이온 주입하는 단계;
    상기 게이트 전극의 측면 상에 측벽(7)을 형성하는 단계; 및
    상기 게이트 전극 상에 형성된 상기 측벽을 마스크로서 사용하여 상기 소스/드레인 양측에 고 농도로 상기 제2 도전형의 불순물을 이온 주입하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제5항에 있어서, 상기 포켓을 형성하는 공정은
    상기 게이트 전극을 마스크로서 사용하여 저 농도로 상기 제2 도전형의 불순물을 이온 주입하는 단계;
    상기 게이트 전극의 측면 상에 측벽(12)을 형성하는 단계;
    상기 측벽을 마스크로 이용하여 드레인 영역 측을 향해 상기 반도체층의 표면에 대하여 경사진 방향으로 상기 반도체층에 상기 제1 도전형의 불순물을 이온 주입하는 단계; 및
    상기 게이트 전극을 마스크로서 사용하여 고 농도로 상기 제2 도전형의 불순물을 이온 주입하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 제5항에 있어서, 상기 포켓을 형성하는 공정은
    상기 소스/드레인 영역의 상기 드레인 영역측에만 상기 제1 도전형의 불순물을 이온 주입하는 단계;
    상기 게이트 전극의 측면 상에 제1 측벽(18a)을 형성하는 단계;
    상기 제1 측벽(18a)을 마스크로서 사용하여 상기 소스/드레인 영역의 양측에 저 농도로 상기 제2 도전형의 불순물을 이온 주입하는 단계;
    상기 제1 측벽의 측면 상에 제2 측벽(18b)을 형성하는 단계; 및
    상기 제2 측벽을 마스크로서 사용하여 상기 소스/드레인 영역의 양측에 고농도로 상기 제2 도전형의 불순물을 이온 주입하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
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