JPH07122740A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07122740A JPH07122740A JP26279893A JP26279893A JPH07122740A JP H07122740 A JPH07122740 A JP H07122740A JP 26279893 A JP26279893 A JP 26279893A JP 26279893 A JP26279893 A JP 26279893A JP H07122740 A JPH07122740 A JP H07122740A
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- semiconductor device
- semiconductor substrate
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Abstract
(57)【要約】
【目的】 ホットキャリアに起因するドレイン領域近傍
やソース領域近傍の界面準位の発生を抑制し信頼性を向
上させることができる半導体装置を提供する。 【構成】 半導体基板１と、この半導体基板１に形成さ
れソース領域２、ドレイン領域３及びチャネル領域６を
有するＭＯＳトランジスタとを備え、ドレイン領域３の
ソース領域２に対向する側の端部近傍、またはソース領
域２のドレイン領域３に対向する側の端部近傍のいずれ
か一方に、この端部近傍に近接する前記領域３及び半導
体基板１と異なる不純物濃度の緩衝領域１１を形成した
ものである。
やソース領域近傍の界面準位の発生を抑制し信頼性を向
上させることができる半導体装置を提供する。 【構成】 半導体基板１と、この半導体基板１に形成さ
れソース領域２、ドレイン領域３及びチャネル領域６を
有するＭＯＳトランジスタとを備え、ドレイン領域３の
ソース領域２に対向する側の端部近傍、またはソース領
域２のドレイン領域３に対向する側の端部近傍のいずれ
か一方に、この端部近傍に近接する前記領域３及び半導
体基板１と異なる不純物濃度の緩衝領域１１を形成した
ものである。
Description
【０００１】
【産業上の利用分野】この発明は、ＭＯＳトランジスタ
を備えた半導体装置に関するものである。
を備えた半導体装置に関するものである。
【０００２】
【従来の技術】図１０は従来の半導体装置を示す部分断
面図であり、図において、１はｐ型のシリコンからなる
半導体基板、２はｎ+ 層からなるソース領域、３はｎ+
層からなるドレイン領域、４は二酸化ケイ素（ＳｉＯ
2 ）からなるゲート絶縁膜、５はゲート電極、６はｎ型
のチャネル領域である。上記ソース領域２〜ゲート電極
５によりｎ型のＭＯＳトランジスタ（ｎ−ＭＯＳ−ＦＥ
Ｔ）が構成されている。
面図であり、図において、１はｐ型のシリコンからなる
半導体基板、２はｎ+ 層からなるソース領域、３はｎ+
層からなるドレイン領域、４は二酸化ケイ素（ＳｉＯ
2 ）からなるゲート絶縁膜、５はゲート電極、６はｎ型
のチャネル領域である。上記ソース領域２〜ゲート電極
５によりｎ型のＭＯＳトランジスタ（ｎ−ＭＯＳ−ＦＥ
Ｔ）が構成されている。
【０００３】次に動作について説明する。このＭＯＳ−
ＦＥＴでは、ゲート電極５に正の電圧を印加することに
よりソース領域２とドレイン領域３との間にチャネル領
域６が形成され、ドレイン領域３に正の電圧を印加する
と、多数キャリアがソース領域２からチャネル領域６を
通ってドレイン領域３に流れる。ここでゲート電極５に
加える電圧を変化させるとチャネル領域６のコンダクタ
ンスが変化し、多数キャリアの流れを制御することがで
きる。
ＦＥＴでは、ゲート電極５に正の電圧を印加することに
よりソース領域２とドレイン領域３との間にチャネル領
域６が形成され、ドレイン領域３に正の電圧を印加する
と、多数キャリアがソース領域２からチャネル領域６を
通ってドレイン領域３に流れる。ここでゲート電極５に
加える電圧を変化させるとチャネル領域６のコンダクタ
ンスが変化し、多数キャリアの流れを制御することがで
きる。
【０００４】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、ドレイン領域３に正の
電圧を印加するとこのドレイン領域３とチャネル領域６
との界面近傍に高電界が発生し、この高電界により加速
されたキャリアが衝突電離を引き起こしホットキャリア
を生成するために半導体装置の信頼性が低下するという
問題点があった。その理由は、このホットキャリアがド
レイン領域３の近傍でゲート絶縁膜４に注入されること
により、チャネル領域６との境界に界面準位が発生し、
この界面準位がキャリアの移動度を低下させるためであ
る。
上のように構成されているので、ドレイン領域３に正の
電圧を印加するとこのドレイン領域３とチャネル領域６
との界面近傍に高電界が発生し、この高電界により加速
されたキャリアが衝突電離を引き起こしホットキャリア
を生成するために半導体装置の信頼性が低下するという
問題点があった。その理由は、このホットキャリアがド
レイン領域３の近傍でゲート絶縁膜４に注入されること
により、チャネル領域６との境界に界面準位が発生し、
この界面準位がキャリアの移動度を低下させるためであ
る。
【０００５】ここで、界面準位密度をＮitとしたきのキ
ャリアの移動度μは、 μ＝μ0 ／（１＋ＫＮit） ・・・・・（１） で表わされる。ただし、μ0 は界面準位が無い場合のキ
ャリアの移動度、Ｋは定数である。したがって、移動度
μの低下を抑制し半導体素子の信頼性を向上させるため
には、界面準位密度Ｎitが高くなる一因となるホットキ
ャリアの発生を抑制する必要がある。
ャリアの移動度μは、 μ＝μ0 ／（１＋ＫＮit） ・・・・・（１） で表わされる。ただし、μ0 は界面準位が無い場合のキ
ャリアの移動度、Ｋは定数である。したがって、移動度
μの低下を抑制し半導体素子の信頼性を向上させるため
には、界面準位密度Ｎitが高くなる一因となるホットキ
ャリアの発生を抑制する必要がある。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、ドレイン領域近傍やソース領域
近傍における界面準位の発生を抑制し、信頼性を向上さ
せることができる半導体装置を得ることを目的とする。
ためになされたもので、ドレイン領域近傍やソース領域
近傍における界面準位の発生を抑制し、信頼性を向上さ
せることができる半導体装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】この請求項１の発明に係
る半導体装置は、半導体基板に形成されたドレイン領域
の外方のソース領域に対向する側の端部近傍、または前
記ソース領域の外方の前記ドレイン領域に対向する側の
端部近傍のいずれか一方に、この端部近傍に近接する前
記領域及び前記半導体基板と異なる不純物濃度の緩衝領
域を形成したものである。
る半導体装置は、半導体基板に形成されたドレイン領域
の外方のソース領域に対向する側の端部近傍、または前
記ソース領域の外方の前記ドレイン領域に対向する側の
端部近傍のいずれか一方に、この端部近傍に近接する前
記領域及び前記半導体基板と異なる不純物濃度の緩衝領
域を形成したものである。
【０００８】また、請求項２の発明に係る半導体装置
は、半導体基板に形成されたドレイン領域の外方の前記
ソース領域に対向する側の端部近傍に、前記ドレイン領
域及び前記半導体基板と異なる不純物濃度の第１の緩衝
領域を形成し、前記ソース領域の外方の前記ドレイン領
域に対向する側の端部近傍に、前記ソース領域及び前記
半導体基板と異なる不純物濃度の第２の緩衝領域を形成
したものである。
は、半導体基板に形成されたドレイン領域の外方の前記
ソース領域に対向する側の端部近傍に、前記ドレイン領
域及び前記半導体基板と異なる不純物濃度の第１の緩衝
領域を形成し、前記ソース領域の外方の前記ドレイン領
域に対向する側の端部近傍に、前記ソース領域及び前記
半導体基板と異なる不純物濃度の第２の緩衝領域を形成
したものである。
【０００９】また、請求項３の発明に係る半導体装置
は、前記端部近傍を埋め込みチャネル型としたものであ
る。
は、前記端部近傍を埋め込みチャネル型としたものであ
る。
【００１０】
【作用】この請求項１の発明における半導体装置は、ド
レイン領域のソース領域に対向する側の端部近傍、また
は前記ソース領域の前記ドレイン領域に対向する側の端
部近傍のいずれか一方に、この端部近傍に近接する前記
領域及び前記半導体基板と異なる不純物濃度の緩衝領域
を形成したことにより、この端部近傍に発生するホット
キャリアがゲート絶縁膜に注入されるのを抑制し、界面
準位の発生を抑制する。したがって、半導体装置が劣化
し難くなり信頼性が向上する。
レイン領域のソース領域に対向する側の端部近傍、また
は前記ソース領域の前記ドレイン領域に対向する側の端
部近傍のいずれか一方に、この端部近傍に近接する前記
領域及び前記半導体基板と異なる不純物濃度の緩衝領域
を形成したことにより、この端部近傍に発生するホット
キャリアがゲート絶縁膜に注入されるのを抑制し、界面
準位の発生を抑制する。したがって、半導体装置が劣化
し難くなり信頼性が向上する。
【００１１】また、請求項２の発明における半導体装置
は、ドレイン領域のソース領域に対向する側の端部近傍
に、前記ドレイン領域及び前記半導体基板と異なる不純
物濃度の第１の緩衝領域を形成し、前記ソース領域の前
記ドレイン領域に対向する側の端部近傍に、前記ソース
領域及び前記半導体基板と異なる不純物濃度の緩衝領域
を形成したことにより、これら端部近傍に発生するホッ
トキャリアがゲート絶縁膜に注入されるのを抑制し、界
面準位の発生を抑制する。したがって、半導体装置が劣
化し難くなり、信頼性が向上する。
は、ドレイン領域のソース領域に対向する側の端部近傍
に、前記ドレイン領域及び前記半導体基板と異なる不純
物濃度の第１の緩衝領域を形成し、前記ソース領域の前
記ドレイン領域に対向する側の端部近傍に、前記ソース
領域及び前記半導体基板と異なる不純物濃度の緩衝領域
を形成したことにより、これら端部近傍に発生するホッ
トキャリアがゲート絶縁膜に注入されるのを抑制し、界
面準位の発生を抑制する。したがって、半導体装置が劣
化し難くなり、信頼性が向上する。
【００１２】また、請求項３の発明における半導体装置
は、前記端部近傍を埋め込みチャネル型としたことによ
り、前記端部近傍の高電界領域が埋め込みチャネル型と
なり、パンチスルーが生じ難くなり、ノーマリオフ型の
ＭＯＳトランジスタ構造となる。
は、前記端部近傍を埋め込みチャネル型としたことによ
り、前記端部近傍の高電界領域が埋め込みチャネル型と
なり、パンチスルーが生じ難くなり、ノーマリオフ型の
ＭＯＳトランジスタ構造となる。
【００１３】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１において、１１はｎ-層１２及び
ｐ- 層１３からなる第１の緩衝領域、１４は埋め込みチ
ャネルを形成するためのサイドウェールである。この半
導体装置の各部分の寸法の一例を下記に示す。 （１）半導体基板１の厚み 〜数μｍ （２）ソース領域２の深さ 〜０．２μｍ （３）ドレイン領域３の深さ 〜０．２μｍ （４）緩衝領域１１の深さ 〜０．１μｍ （５）ゲート絶縁膜４の厚み 〜１００オングスト
ローム （６）ゲート電極５の厚み ３０００〜５０００
オングストローム
ついて説明する。図１において、１１はｎ-層１２及び
ｐ- 層１３からなる第１の緩衝領域、１４は埋め込みチ
ャネルを形成するためのサイドウェールである。この半
導体装置の各部分の寸法の一例を下記に示す。 （１）半導体基板１の厚み 〜数μｍ （２）ソース領域２の深さ 〜０．２μｍ （３）ドレイン領域３の深さ 〜０．２μｍ （４）緩衝領域１１の深さ 〜０．１μｍ （５）ゲート絶縁膜４の厚み 〜１００オングスト
ローム （６）ゲート電極５の厚み ３０００〜５０００
オングストローム
【００１４】また、各領域の不純物濃度の一例を下記に
示す。 （１）ソース領域２（ｎ+ ） 〜１０20／ｃｍ3 （２）ドレイン領域３（ｎ+ ） 〜１０20／ｃｍ3 （３）緩衝領域１１ ｎ- 層１２ １０16〜１０17／
ｃｍ3 ｐ- 層１３ １０16〜１０17ｃｍ3 （４）半導体基板１ （ｐ） 〜１０16／ｃｍ３
示す。 （１）ソース領域２（ｎ+ ） 〜１０20／ｃｍ3 （２）ドレイン領域３（ｎ+ ） 〜１０20／ｃｍ3 （３）緩衝領域１１ ｎ- 層１２ １０16〜１０17／
ｃｍ3 ｐ- 層１３ １０16〜１０17ｃｍ3 （４）半導体基板１ （ｐ） 〜１０16／ｃｍ３
【００１５】この半導体装置では、ドレイン領域３のソ
ース領域２側の端部に隣接して第１の緩衝領域１１を形
成したことにより、ドレイン領域３端部近傍が埋め込み
チャネル型となり、この第１の緩衝領域１１以外のチャ
ネル領域６が表面チャネル型となる。この第１の緩衝領
域１１においては発生するホットキャリアがゲート絶縁
膜４に注入されるのを抑制し、このホットキャリアがゲ
ート絶縁膜４の界面でＳｉの結合を断ち不対電子（ボン
ド）を発生させることにより生じる界面準位を抑制す
る。
ース領域２側の端部に隣接して第１の緩衝領域１１を形
成したことにより、ドレイン領域３端部近傍が埋め込み
チャネル型となり、この第１の緩衝領域１１以外のチャ
ネル領域６が表面チャネル型となる。この第１の緩衝領
域１１においては発生するホットキャリアがゲート絶縁
膜４に注入されるのを抑制し、このホットキャリアがゲ
ート絶縁膜４の界面でＳｉの結合を断ち不対電子（ボン
ド）を発生させることにより生じる界面準位を抑制す
る。
【００１６】また、ドレイン領域３の端部近傍を埋め込
みチャネル型、チャネル領域６を表面チャネル型とする
ことにより、チャネル全体を埋め込みチャネル型とした
場合に問題となるパンチスルーが起こり易く、電圧Ｖ
ｔｈ調整のためにゲート電極５の材料を変更する必要が
ある等の欠点が生じるおそれがなくなる。
みチャネル型、チャネル領域６を表面チャネル型とする
ことにより、チャネル全体を埋め込みチャネル型とした
場合に問題となるパンチスルーが起こり易く、電圧Ｖ
ｔｈ調整のためにゲート電極５の材料を変更する必要が
ある等の欠点が生じるおそれがなくなる。
【００１７】次に、図２に基づき前記半導体装置の製造
方法について説明する。まず、ＣＶＤ法等により半導体
基板１上に酸化膜２１を形成する（同図（ａ））。次
に、ホトリソグラフィにより酸化膜２１をパターニング
し、この酸化膜２１ａをマスクとして半導体基板１に、
この半導体基板１と異なる導電型の不純物、例えばｐ型
の半導体基板１に対してはリン（Ｐ）を注入し補償する
ことによりｐ- 層１３を形成する（同図（ｂ））。さら
に上記不純物をｐ- 層１３に注入し、ｐ- 層１３上部に
ｎ- 層１２を形成する（同図（ｃ））。
方法について説明する。まず、ＣＶＤ法等により半導体
基板１上に酸化膜２１を形成する（同図（ａ））。次
に、ホトリソグラフィにより酸化膜２１をパターニング
し、この酸化膜２１ａをマスクとして半導体基板１に、
この半導体基板１と異なる導電型の不純物、例えばｐ型
の半導体基板１に対してはリン（Ｐ）を注入し補償する
ことによりｐ- 層１３を形成する（同図（ｂ））。さら
に上記不純物をｐ- 層１３に注入し、ｐ- 層１３上部に
ｎ- 層１２を形成する（同図（ｃ））。
【００１８】次に、酸化膜２１ａを所定の形状にエッチ
ングしてゲート絶縁膜４とし、このゲート絶縁膜４の両
側にサイドウォール１４，１４を形成し、その後、リン
（Ｐ）またはヒ素（Ａｓ）を注入してドライブイン処理
を行い、ソース領域２及びドレイン領域３を形成する
（同図（ｄ））。最後に、ＣＶＤ法等によりゲート絶縁
膜４上にポリシリコン（多結晶Ｓｉ）を堆積し、ゲート
電極５とする（同図（ｅ））。以上によりＭＯＳトラン
ジスタを有する半導体装置を製造することができる。
ングしてゲート絶縁膜４とし、このゲート絶縁膜４の両
側にサイドウォール１４，１４を形成し、その後、リン
（Ｐ）またはヒ素（Ａｓ）を注入してドライブイン処理
を行い、ソース領域２及びドレイン領域３を形成する
（同図（ｄ））。最後に、ＣＶＤ法等によりゲート絶縁
膜４上にポリシリコン（多結晶Ｓｉ）を堆積し、ゲート
電極５とする（同図（ｅ））。以上によりＭＯＳトラン
ジスタを有する半導体装置を製造することができる。
【００１９】以上のように、この実施例によれば、ドレ
イン領域３のソース領域２側の端部に隣接して第１の緩
衝領域１１を形成するように構成したので、ドレイン領
域３近傍の界面準位の発生を抑制することができる。し
たがって、半導体装置の劣化を防止し、信頼性を向上さ
せることができる。また、第１の緩衝領域１１以外のチ
ャネル領域６を表面チャネル型としたので、パンチスル
ーの発生を防止することができ、従来のようにゲート電
極５の材料を変更する必要がないという効果がある。
イン領域３のソース領域２側の端部に隣接して第１の緩
衝領域１１を形成するように構成したので、ドレイン領
域３近傍の界面準位の発生を抑制することができる。し
たがって、半導体装置の劣化を防止し、信頼性を向上さ
せることができる。また、第１の緩衝領域１１以外のチ
ャネル領域６を表面チャネル型としたので、パンチスル
ーの発生を防止することができ、従来のようにゲート電
極５の材料を変更する必要がないという効果がある。
【００２０】実施例２．なお、上記実施例１の第１の緩
衝領域１１は、図３に示すように、ｐ- 層１３をドレイ
ン領域３の底部に回り込ませる構造としてもよく、上記
実施例１と同様の効果を奏する。
衝領域１１は、図３に示すように、ｐ- 層１３をドレイ
ン領域３の底部に回り込ませる構造としてもよく、上記
実施例１と同様の効果を奏する。
【００２１】実施例３．図４に示すように、第１の緩衝
領域１１のｎ- 層１２及びｐ- 層１３をドレイン領域３
の底部に回り込ませる構造としてもよく、上記実施例
１，２と同様の効果を奏する。
領域１１のｎ- 層１２及びｐ- 層１３をドレイン領域３
の底部に回り込ませる構造としてもよく、上記実施例
１，２と同様の効果を奏する。
【００２２】実施例４．図５に示すように、ｐ- 層１３
の厚みを増加させてこのｐ- 層１３の底部とドレイン領
域３の底部とを一致させた構造としてもよく、上記各実
施例と同様の効果を奏する。
の厚みを増加させてこのｐ- 層１３の底部とドレイン領
域３の底部とを一致させた構造としてもよく、上記各実
施例と同様の効果を奏する。
【００２３】実施例５．図６に示すように、実施例４の
第１の緩衝領域１１をソース領域２にも形成し第２の緩
衝領域３１としてもよい。この半導体装置によれば、ソ
ース領域２にも第２の緩衝領域３１を形成するように構
成したので、ソース領域２近傍の界面準位の発生を抑制
することができ、したがって半導体装置の劣化を防止し
信頼性を向上させることができる。
第１の緩衝領域１１をソース領域２にも形成し第２の緩
衝領域３１としてもよい。この半導体装置によれば、ソ
ース領域２にも第２の緩衝領域３１を形成するように構
成したので、ソース領域２近傍の界面準位の発生を抑制
することができ、したがって半導体装置の劣化を防止し
信頼性を向上させることができる。
【００２４】実施例６．図７に示すように、実施例２の
第１の緩衝領域１１をソース領域２にも形成し第２の緩
衝領域３１としてもよく、上記実施例５と同様の効果を
奏する。
第１の緩衝領域１１をソース領域２にも形成し第２の緩
衝領域３１としてもよく、上記実施例５と同様の効果を
奏する。
【００２５】実施例７．図８に示すように、実施例３の
第１の緩衝領域１１をソース領域２にも形成し、第２の
緩衝領域３１としてもよく、上記実施例５，６と同様の
効果を奏する。
第１の緩衝領域１１をソース領域２にも形成し、第２の
緩衝領域３１としてもよく、上記実施例５，６と同様の
効果を奏する。
【００２６】実施例８．図９に示すように、第１の緩衝
領域１１及び第２の緩衝領域３１各々のｐ- 層１３の底
部とソース領域２及びドレイン領域３の底部とを一致さ
せた構造としてもよく、上記実施例５〜７と同様の効果
を奏する。
領域１１及び第２の緩衝領域３１各々のｐ- 層１３の底
部とソース領域２及びドレイン領域３の底部とを一致さ
せた構造としてもよく、上記実施例５〜７と同様の効果
を奏する。
【００２７】なお、上記各実施例では、ｐ型の半導体基
板１にｎ+ のソース領域２、ｎ+ のドレイン領域３、ｎ
型のチャネル領域６を有するｎチャネル型のＭＯＳトラ
ンジスタを形成したが、ｎ型の半導体基板にｐ+ のソー
ス領域、ｐ+ のドレイン領域、ｐ型のチャネル領域を有
するｐチャネル型のＭＯＳトランジスタを形成する構成
としても同様の効果を奏することができる。この場合、
緩衝領域はｐ- 層をｎ- 層に、ｎ- 層をｐ- 層に各々変
更すればよい。
板１にｎ+ のソース領域２、ｎ+ のドレイン領域３、ｎ
型のチャネル領域６を有するｎチャネル型のＭＯＳトラ
ンジスタを形成したが、ｎ型の半導体基板にｐ+ のソー
ス領域、ｐ+ のドレイン領域、ｐ型のチャネル領域を有
するｐチャネル型のＭＯＳトランジスタを形成する構成
としても同様の効果を奏することができる。この場合、
緩衝領域はｐ- 層をｎ- 層に、ｎ- 層をｐ- 層に各々変
更すればよい。
【００２８】また上記実施例では、ドレイン領域３の端
部に第１の緩衝領域１１を形成した構成としたが、ソー
ス領域２のドレイン領域３側の端部近傍のみに第２の緩
衝領域３１を形成した構成としても同様の効果を奏する
ことができる。
部に第１の緩衝領域１１を形成した構成としたが、ソー
ス領域２のドレイン領域３側の端部近傍のみに第２の緩
衝領域３１を形成した構成としても同様の効果を奏する
ことができる。
【００２９】
【発明の効果】以上のように、この請求項１の発明によ
れば、ドレイン領域のソース領域に対向する側の端部近
傍、または前記ソース領域の前記ドレイン領域に対向す
る側の端部近傍のいずれか一方に、この端部近傍に近接
する前記領域及び前記半導体基板と異なる不純物濃度の
緩衝領域を形成するように構成したので、前記端部近傍
においてホットキャリアに起因する界面準位の発生を抑
制することができ、したがって半導体装置の劣化を防止
し、信頼性を向上させる効果がある。
れば、ドレイン領域のソース領域に対向する側の端部近
傍、または前記ソース領域の前記ドレイン領域に対向す
る側の端部近傍のいずれか一方に、この端部近傍に近接
する前記領域及び前記半導体基板と異なる不純物濃度の
緩衝領域を形成するように構成したので、前記端部近傍
においてホットキャリアに起因する界面準位の発生を抑
制することができ、したがって半導体装置の劣化を防止
し、信頼性を向上させる効果がある。
【００３０】また、請求項２の発明によれば、ドレイン
領域のソース領域に対向する側の端部近傍に、前記ドレ
イン領域及び前記半導体基板と異なる不純物濃度の第１
の緩衝領域を形成し、前記ソース領域の前記ドレイン領
域に対向する側の端部近傍に、前記ソース領域及び前記
半導体基板と異なる不純物濃度の第２の緩衝領域を形成
するように構成したので、これらの端部近傍においてホ
ットキャリアに起因する界面準位の発生を抑制すること
ができる。したがって、半導体装置の劣化を防止し、信
頼性を向上させる効果がある。
領域のソース領域に対向する側の端部近傍に、前記ドレ
イン領域及び前記半導体基板と異なる不純物濃度の第１
の緩衝領域を形成し、前記ソース領域の前記ドレイン領
域に対向する側の端部近傍に、前記ソース領域及び前記
半導体基板と異なる不純物濃度の第２の緩衝領域を形成
するように構成したので、これらの端部近傍においてホ
ットキャリアに起因する界面準位の発生を抑制すること
ができる。したがって、半導体装置の劣化を防止し、信
頼性を向上させる効果がある。
【００３１】また、請求項３の発明によれば、前記端部
近傍を埋め込みチャネル型とするように構成したので、
パンチスルーの発生を防止することができ、従来のよう
にゲート電極の材料を変更する必要がないという効果が
ある。
近傍を埋め込みチャネル型とするように構成したので、
パンチスルーの発生を防止することができ、従来のよう
にゲート電極の材料を変更する必要がないという効果が
ある。
【図１】この発明の実施例１による半導体装置を示す部
分断面側面図である。
分断面側面図である。
【図２】この発明の実施例１による半導体装置の製造方
法を示す過程図である。
法を示す過程図である。
【図３】この発明の実施例２による半導体装置を示す部
分断面側面図である。
分断面側面図である。
【図４】この発明の実施例３による半導体装置を示す部
分断面側面図である。
分断面側面図である。
【図５】この発明の実施例４による半導体装置を示す部
分断面側面図である。
分断面側面図である。
【図６】この発明の実施例５による半導体装置を示す部
分断面側面図である。
分断面側面図である。
【図７】この発明の実施例６による半導体装置を示す部
分断面側面図である。
分断面側面図である。
【図８】この発明の実施例７による半導体装置を示す部
分断面側面図である。
分断面側面図である。
【図９】この発明の実施例８による半導体装置を示す部
分断面側面図である。
分断面側面図である。
【図１０】従来の半導体装置を示す部分断面側面図であ
る。
る。
１ 半導体基板 ２ ソース領域 ３ ドレイン領域 ６ チャネル領域 １１ 第１の緩衝領域（緩衝領域） ３１ 第２の緩衝領域
Claims (3)
- 【請求項１】 半導体基板と、この半導体基板に形成さ
れソース領域、ドレイン領域及びチャネル領域を有する
ＭＯＳトランジスタとを備え、前記ドレイン領域の前記
ソース領域に対向する側の端部近傍、または前記ソース
領域の前記ドレイン領域に対向する側の端部近傍のいず
れか一方に、この端部近傍に近接する前記領域及び前記
半導体基板と異なる不純物濃度の緩衝領域を形成したこ
とを特徴とする半導体装置。 - 【請求項２】 半導体基板と、この半導体基板に形成さ
れソース領域、ドレイン領域及びチャネル領域を有する
ＭＯＳトランジスタとを備え、前記ドレイン領域の前記
ソース領域に対向する側の端部近傍に、前記ドレイン領
域及び前記半導体基板と異なる不純物濃度の第１の緩衝
領域を形成し、前記ソース領域の前記ドレイン領域に対
向する側の端部近傍に、前記ソース領域及び前記半導体
基板と異なる不純物濃度の第２の緩衝領域を形成したこ
とを特徴とする半導体装置。 - 【請求項３】 前記端部近傍を埋め込みチャネル型とし
たことを特徴とする請求項１または２のいずれか１項記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26279893A JPH07122740A (ja) | 1993-10-20 | 1993-10-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26279893A JPH07122740A (ja) | 1993-10-20 | 1993-10-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07122740A true JPH07122740A (ja) | 1995-05-12 |
Family
ID=17380761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26279893A Pending JPH07122740A (ja) | 1993-10-20 | 1993-10-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07122740A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09181307A (ja) * | 1995-12-25 | 1997-07-11 | Nec Corp | 半導体装置及びその製造方法 |
| JP2008235933A (ja) * | 2004-10-29 | 2008-10-02 | Toshiba Corp | 半導体装置 |
| WO2012120899A1 (ja) * | 2011-03-09 | 2012-09-13 | 旭化成エレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
-
1993
- 1993-10-20 JP JP26279893A patent/JPH07122740A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09181307A (ja) * | 1995-12-25 | 1997-07-11 | Nec Corp | 半導体装置及びその製造方法 |
| JP2008235933A (ja) * | 2004-10-29 | 2008-10-02 | Toshiba Corp | 半導体装置 |
| WO2012120899A1 (ja) * | 2011-03-09 | 2012-09-13 | 旭化成エレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP5651232B2 (ja) * | 2011-03-09 | 2015-01-07 | 旭化成エレクトロニクス株式会社 | 半導体装置の製造方法 |
| US9048252B2 (en) | 2011-03-09 | 2015-06-02 | Asahi Kasei Microdevices Corporation | Semiconductor device and method for manufacturing semiconductor device |
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