JP2008235933A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2008235933A
JP2008235933A JP2008133996A JP2008133996A JP2008235933A JP 2008235933 A JP2008235933 A JP 2008235933A JP 2008133996 A JP2008133996 A JP 2008133996A JP 2008133996 A JP2008133996 A JP 2008133996A JP 2008235933 A JP2008235933 A JP 2008235933A
Authority
JP
Japan
Prior art keywords
conductivity type
region
layer
type
impurity concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008133996A
Other languages
English (en)
Inventor
Kazutoshi Nakamura
村 和 敏 中
Tomoko Sueshiro
代 知 子 末
Norio Yasuhara
原 紀 夫 安
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2008133996A priority Critical patent/JP2008235933A/ja
Publication of JP2008235933A publication Critical patent/JP2008235933A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】オン抵抗を増大させず、寄生ＮＰＮトランジスタをオンさせることなく、ホットキャリアに対する信頼性も向上させて半導体装置の安定動作を確保する。
【解決手段】半導体装置は、半導体基板１上に不純物濃度を変えて選択的に設けられた第２導電型層２，１１，１６と、この第２導電型層の上に設けられた第１導電型ソース領域３と、第２導電型層の上にソース領域３と離間して設けられた第１導電型ドレイン領域４と、第１導電型ソース領域３とドレイン領域４の間に絶縁膜５を介して設けられたゲート電極６と、ソース領域３に隣接して設けられた第２導電型コンタクト層７と、を備えると共に、ドレイン領域４側の前記第２導電型層の領域１４よりもソース領域側の前記第２導電型層の領域１３の方の不純物濃度が高濃度であることを特徴とする。
【選択図】図１

Description

本発明は、半導体装置に係り、特に、パワーＩＣ（Integrated Circuit―集積回路―）に用いられる低耐圧系の金属酸化膜半導体電界効果トランジスタ（以下、ＭＯＳＦＥＴ―Metal Oxide Semiconductor Field Effect Transistor―とする。）を含む半導体装置に関するものである。
従来、携帯機器向けのＶＲＭ（Voltage Regulator Module―電圧安定モジュール―）等のＤＣ−ＤＣコンバータにおいては、低オン抵抗で、信頼性を高めた低耐圧系横型ＭＯＳのＸ−Ｘ’線における不純ＦＥＴが求められている。図１１は、従来の低耐圧系ＭＯＳＦＥＴの断面構造を示す断面図である。図１１において、Ｐ−型半導体基板１上に選択的にＰ型半導体層２が形成される。そのＰ型半導体層２上に選択的に、Ｎ＋型ソース領域３とＮ＋型ドレイン領域４が形成される。Ｎ＋型ソース領域３とＮ＋型ドレイン領域４の間に、ゲート酸化膜５を介してゲート電極６が形成され、Ｎ＋型ソース領域３に隣接してＰ＋型コンタクト層７が形成される。また、ソース電極用導電体８は、Ｎ＋型ソース領域３およびＰ＋型コンタクト層７の両方にそれぞれ接触するメタルにより形成されている。また、ドレイン電極用導電体９はＮ＋型ドレイン領域４に接触するようにメタルにより形成されている。この具体例においては、簡略化のためｎチャネル型ＭＯＳＦＥＴについて説明するが、ｐとｎとを逆転すれば、ｐチャネル型ＭＯＳＦＥＴでも同様である。
図１２は、図１１においてゲート酸化膜５を介してゲート電極６と対向する表面の内部物濃度分布を示す特性図であり、横軸はＸからＸ’までの距離を示し、縦軸はＮ層の不純物濃度とＰ層の不純物濃度との差の絶対値（｜Ｎ層不純物濃度−Ｐ層不純物濃度｜）を示している。図１２に示す不純物濃度の分布のように、ゲート電極６の下側のチャネル領域の不純物濃度は一定となっている。ゲート電極にしきい値電圧以上の電圧が印加された場合について説明する。ドレイン−ソース間に徐々に電圧を印加すると、ドレイン電流が流れ始めて、ドレイン電圧が“ゲート電圧−しきい値電圧”に達するとチャネル領域のドレイン側（図中右側）がピンチオフする。
このピンチオフ状態は、抵抗領域と飽和領域の境界になり、ピンチオフした領域にはゲート−ドレイン間の電圧が掛かることになって高電界となる。この高電界領域にキャリア電流が流れると、アバランシェ降伏してホール−エレクトロン対が発生する。ホール電流はソース電極側に向って流れ、Ｎ＋型ソース領域３、Ｐ型半導体層２、Ｎ＋型ドレイン領域４からなる寄生ＮＰＮトランジスタのベース電流となる。この寄生ＮＰＮトランジスタが活性化したときに高電流が流れてある箇所に電流が集中して物理的破壊に至る。また、高電界領域を通過する電子は高エネルギーとなり酸化膜中にトラップされてしきい値電圧を変動させる原因となり得る。このような不具合を軽減させるために特許文献１ないし特許文献４に記載されたような種々の提案がなされているが、上記問題を完全に解決するには至っていない。
特開２００２−３１９６３１号公報 特開２００３−０８６７９０号公報 特開平３−１５６９７７号公報 特開平８−１０７２０２号公報
しかしながら、従来の半導体装置は、ピンチオフ領域の空乏層が伸びにくく、アバランシェ降伏しやすいという問題点があった。また、このアバランシェ電流を減らすために、ドレイン−ソース間に流れるキャリア電流を減らす方法がとられ、ゲート長を長くする方法がとられた。ゲート長を長くすることはオン抵抗を増大させることになり、低オン抵抗と、寄生ＮＰＮトランジスタの不活性およびしきい値電圧の変動の抑制の２つとを同時に実現することは困難であった。本発明は、上記問題点を解決するためになされたものであり、オン抵抗を増大させることなく安定動作を確保することのできる半導体装置を提供することを目的とする。
本発明の第１の基本構成に係る半導体装置は、第２導電型層と、前記第２導電型層に設けられた第１導電型ソース領域と、前記第２導電型層に前記第１導電型ソース領域と離間して設けられた第１導電型ドレイン領域と、前記第１導電型ソース領域と前記第１導電型ドレイン領域との間の前記第２導電型層上に絶縁膜を介して設けられたゲート電極と、前記第２導電型層に前記第１導電型ドレイン領域を取り囲むように設けられた第２導電型領域と、を備え、前記第２導電型領域の第２導電型不純物濃度は、前記第２導電型層の第２導電型不純物濃度よりも低いことを特徴とする。
また、本発明の第２の基本構成に係る半導体装置は、第２導電型層と、前記第２導電型層に設けられた第１導電型ソース領域と、前記第２導電型層に前記第１導電型ソース領域と離間して設けられた第１導電型ドレイン領域と、前記第１導電型ソース領域と前記第１導電型ドレイン領域との間の前記第２導電型層上に絶縁膜を介して設けられたゲート電極と、前記第２導電型層に前記第１導電型ソース領域を取り囲むように設けられかつ前記第２導電型層の第２導電型不純物濃度よりも高い第２導電型不純物濃度を有する第２導電型領域と、前記第１導電型ソース領域と前記ゲート電極との間の前記第２導電型領域に設けられかつ前記第１導電型ソース領域の第１導電型不純物濃度よりも低い第１導電型不純物濃度を有する第１導電型の第１の拡散層と、前記第１導電型ドレイン領域と前記ゲート電極との間の前記第２導電型層に設けられかつ前記第１導電型ソース領域の第１導電型不純物濃度よりも低い第１導電型不純物濃度を有する第１導電型の第２の拡散層とを備えることを特徴とする。
また、本発明の第３の基本構成に係る半導体装置は、第２導電型層と、前記第２導電型層に設けられた第１導電型ソース領域と、前記第２導電型層に前記第１導電型ソース領域と離間して設けられた第１導電型ドレイン領域と、前記第１導電型ソース領域と前記第１導電型ドレイン領域との間の前記第２導電型層上に絶縁膜を介して設けられたゲート電極と、前記第２導電型層に前記第１導電型ソース領域を取り囲むように設けられかつ前記第２導電型層の第２導電型不純物濃度よりも高い第２導電型不純物濃度を有する第２導電型領域と、を備え、前記絶縁膜は前記第１導電型ソース領域側よりも前記第１導電型ドレイン領域側の方が厚い部分を有することを特徴とする。
本発明に係る半導体装置によれば、オン抵抗を増大させずに安定動作を確保することを可能にする。
以下、添付図面を参照しながら本発明に係る半導体装置の実施形態を説明する。なお、各図において他の図面で用いた符号と同一符号を付して説明している構成要素は、他の実施形態における同一または相当する構成要素を示している。
［第１実施形態］
図１は、本発明の第１実施形態に係る半導体装置の構成を示す断面図である。図１において、第１実施形態に係る半導体装置は、第２導電型としてのＰ型ウェル領域１と、このＰ型ウェル領域１の上に選択的に形成されたＰ型ベース層２と、このＰ型ベース層２上に形成された第１導電型としてのＮ＋型ソース領域３と、Ｐ型ベース層２上にソース領域３から離間して設けられたＮ＋型ドレイン領域４とを備えている。また、Ｎ＋ソース領域３とＮ＋ドレイン領域４との間には、ゲート酸化膜５を介してゲート電極６が設けられており、Ｎ＋型ソース領域３と隣接してＰ＋型コンタクト層７が形成されている。
ソース電極用導電体８は、Ｐ＋型コンタクト層７とＮ＋型ソース領域３とを同電位で電気的に接続する導電体を含んで形成されており、ドレイン電極用導電体９は、Ｎ＋型ドレイン領域４と電気的にコンタクトしている。また、図示の例では、Ｐ型ベース層２はＰ＋コンタクト層７からＮ＋側ソース領域３の下側からゲート電極６の下側の略々２／３程度のソース側部分が高不純物濃度領域１３となった不純物濃度の幾分高いＰ型領域１１を有しており、Ｐ型ベース層２におけるＮ＋型ドレイン領域４の下側からゲート電極６の下側の残り略々１／３程度のドレイン側部分が低不純物濃度領域１４と重なっており、空乏層１２が提供される。なお、Ｐ＋型コンタクト層７とＮ＋型ソース領域３とは同電位であるものと説明したが、別電位であっても構わない。また、Ｐ型領域１１とＮ＋型ドレイン領域４との間隔Ｄは、図１に示すように、少なくとも０．１μｍである。
以上のような構成において、第２導電型としてのＰ型ベース層２の前記ゲート電極６の下側の不純物濃度は、第２導電型としてのＰ型ウェル領域１の不純物濃度と比較して高濃度であるように設定されている。図２は、図１におけるＮ＋ソース領域３からチャネル領域を介してＮ＋ドレイン領域４までにかけての、図１のＹ−Ｙ’の断面における不純物濃度を示しており、より詳細には、本発明においては、図２に示すように、Ｐ型領域１１は高不純物濃度領域１３を有し、Ｐ型ベース層２は低不純物濃度領域１４を有しており、Ｐ型ベース層２の不純物濃度はＰ型領域１１の不純物濃度よりも低濃度となるように設計されている。
このように設計することによりピンチオフ電圧よりも大きいドレイン電圧において空乏層１２がチャネル方向に伸び易くなり、電界を緩和することができる。電界を緩和することによりアバランシェ降伏によって発生するホール電流を減らすことができ、寄生ＮＰＮトランジスタがオンすることを防ぐことができる。なお、図１に示すように、Ｐ型ウェル層１，Ｐ型ベース層２，Ｐ型領域１１，Ｐ型コンタクト層７の各層の不純物濃度をそれぞれＣ１，Ｃ２，Ｃ３，Ｃ４とした場合、各濃度の関係はＣ１＜Ｃ２＜Ｃ３＜Ｃ４となる。具体的な濃度の数値としては、例えば、ゲート酸化膜５の厚さが１４ｎｍのときに、濃度Ｃ３は略々「２×１０１７ｃｍ−３」程度であり、濃度Ｃ２は「１×１０１７ｃｍ−３」以下である。
また、図１に示された第１実施形態に係る半導体装置は、図３に示すように、同一基板上のＩＣ（Integrated Circuit―集積回路―）チップにおける出力素子のトランジスタとして用いられている。図３は、第１実施形態の半導体装置が従来構成の半導体装置と共に同一基板上に集積回路化されて適用されるＩＣチップの概略構成を示す平面図である。図３においてＩＣチップ２０は、入力２１を受け入れて論理演算を行なって出力するＣＭＯＳ等よりなる制御回路２２と、アナログ回路等の周辺回路２３と、出力端子２４を介して制御回路２２からの演算結果をチップの外部へ出力するためる出力素子２５とを備えている。
制御回路２２の（第１の）トランジスタは、例えば、図１１を用いて説明したような従来構造（Ｎ＋型ソース領域３とＰ＋型コンタクト層７が同電位でない場合も含む）を有しており、出力素子２５の（第２の）トランジスタは、例えば図１に示した第１実施形態の構成を有している。したがって、ゲート電極６の下側の絶縁膜５を隔てたチャネル領域の不純物濃度分布は、出力素子２５の第２のトランジスタにおいては、図２に示すような高不純物濃度領域１３と低不純物濃度領域１４とを有しているが、制御回路２２の第１のトランジスタにおいては、図１２に示した不純物濃度となっている。
このような構成上の相違点に基づく双方のトランジスタ素子（ゲートーソース電圧とゲート長とがそれぞれ同じ場合）におけるドレイン電流Ｉｄとドレイン−ソース間電圧Ｖｄｓとの関係を図４に示しており、横軸はドレイン−ソース間電圧Ｖｄｓ、縦軸はドレイン電流Ｉｄとなっている。図４において、電圧Ｖｄｓが定格電圧Ｖｃｃ（飽和領域で動作すると共に不連続点以下のドレイン電圧）のときに制御回路２２に適用されるＭＯＳＦＥＴ（第１のトランジスタ）の波形ではドレイン電流ＩｄがＩ１となり、出力素子２５の（第２の）トランジスタの波形ではドレイン電流ＩｄがＩ２となっており、このＩ１およびＩ２のそれぞれ１．１倍の電流値における電圧ＶｄｓがそれぞれＶ１，Ｖ２となる場合に、ドレイン−ソース間電圧Ｖｄｓは図４に示すような電圧値となっており、Ｖ１＜Ｖ２となる関係を有している。このように、第１実施形態の構成を適用した出力素子２５の第２のトランジスタは高いドレイン電圧でも制御回路２２に適用されるＭＯＳＦＥＴ（第１のトランジスタ）に比べて、アバランシェ電流を小さくできるためドレインの不連続点における電圧を大きくすることができる。
したがって、図４は以下の状態を示している。制御回路２２の第１のトランジスタはドレイン電流Ｉｄとドレイン−ソース電圧Ｖｄｓの関係の第１の特性曲線２２を有し、出力素子２５の第２のトランジスタは、ドレイン電流Ｉｄとドレイン−ソース電圧Ｖｄｓの関係の第２の特性曲線２５を有し、第１および第２の特性曲線２２および２５はそれぞれ第１および第２の不連続点を有し、第２の不連続点のドレイン−ソース電圧Ｖ２は、第１のトランジスタと第２のトランジスタのゲート−ソース電圧とゲート長がそれぞれ同じであるという条件で、第１の不連続点のドレイン−ソース電圧Ｖ１よりも高くなっている。
また、図１において、空乏層１２がチャネル方向に延び易くなり、この領域における電界が緩和されるために、ホットキャリアに対する信頼性の向上も期待することができる。ドレイン側の電界が最も強くなるバイアス条件で連続動作させた場合の、しきい値電圧の変動を表した特性図を図５に示している。この場合の条件も、制御回路２２のトランジスタと出力素子２５のトランジスタのゲート長がそれぞれ同じ長さであることである。図５において、横軸はゲート電圧Ｖｇを示し、縦軸はドレイン電流Ｉｄを示している。ストレスを印加する前においては、出力素子２５と制御回路２２に適用されるＭＯＳＦＥＴのしきい値電圧は同じであるものとする。ストレスを十分に印加した後のＩｄ−Ｖｇ特性をとると、出力素子２５のＭＯＳＦＥＴのしきい値電圧の変動幅ΔＶｔｈ２は、制御回路２２に用いられるＭＯＳＦＥＴのしきい値電圧の変動幅ΔＶｔｈ１に比べて小さくなっている。これは、電界が緩和されることによりホットキャリアが発生する確率が低くなったためである。
図６はしきい値電圧の変動幅ΔＶｔｈと印加時間との関係を示す特性図である。図５および図６からも明らかなように、従来構成の半導体装置２２に比較して第１実施形態の構成による半導体装置２５は、しきい値電圧の変動幅ΔＶｔｈを抑制することができ、しきい値電圧の変動幅ΔＶｔｈとストレス印加時間の関係は制御回路２２に適用されるＭＯＳＦＥＴよりも出力素子２５に用いられるＭＯＳＦＥＴの方が緩やかな傾きとなる。このような特性によりホットキャリアに対する信頼性も向上していることが分かる。なお、この第１実施形態の基本概念の説明、例えば、図２の不純物濃度や、図３のトランジスタや、図４の電流−電圧特性などは、第２ないし第５実施形態にも適用される。
［第２実施形態］
図７は、第２実施形態に係る半導体装置の構成を示す断面図である。出力素子等の半導体装置において、アバランシェ降伏が最も発生し易い箇所はドレイン領域端であるので、第２実施形態の半導体装置においては、このアバランシェ降伏の発生し易い部分の電界を緩和するために、図７が示すように、ドレイン領域４の端部に対応するゲート酸化膜５におけるゲート６の端部のゲート酸化膜１５のみを厚くしている。これ以外の構成は、図１に示した第１実施形態の半導体装置の構成と略々同一である。
この第２実施形態においても、ゲート酸化膜５を介してゲート電極６と対向するチャネル領域には、Ｐ型不純物濃度がドレイン領域４側の領域１４に比較してソース領域３側の領域１３の方が高濃度になっている点は、図１に示された第１実施形態と同様であり、第１実施形態の構成に加えて膜厚のゲート酸化膜１５が設けられている点が異なっている。したがって、Ｐ型領域における不純物濃度の濃度差の関係も第１実施形態と半導体装置と同様の関係を有しており、Ｐ型ウェル層１（Ｃ１）、Ｐ型ベース層２（Ｃ２）、Ｐ型領域１１（Ｃ３）、Ｐ型コンタクト層７（Ｃ４）の不純物濃度Ｃ１ないしＣ４の関係は、第１実施形態と同様にＣ１＜Ｃ２＜Ｃ３＜Ｃ４となる。なお、この第２実施形態においても、Ｐ型領域１１とドレイン領域４との間隔Ｄは、図７に示すように、少なくとも０．１μｍである。
［第３実施形態］
図８は、本発明の第３実施形態に係る半導体装置の構成を示す断面図である。第１および第２実施形態の半導体装置においては、Ｐ型ベース層２の上層におけるゲート酸化膜５を介してゲート電極６の下面と対向するチャネル領域の不純物濃度をソース領域３側が高濃度となるように濃度Ｃ３のＰ型領域１１を形成することにより、ドレイン領域４側の第２導電型層２の領域１４よりもソース領域３側の第２導電型層１１の領域１３の方が高濃度となるように構成していたが、第３実施形態の半導体装置においては、Ｐ型ベース層２のドレイン領域４側に不純物濃度を低濃度（Ｃ２）とした第２導電型電界緩和層１６を設けるようにしている。
具体的には、図８に示すように、第３実施形態に係る半導体装置は、第２導電型ウェル領域１と第１導電型ソース・ドレイン領域３，４との間に設けられた第２導電型層としてのＰ型層が、Ｐ型ウェル領域１の上に異なる不純物濃度で選択的に形成された不純物濃度の高いＰ型ベース層２と不純物濃度がベース層２よりも低いＰ型電界緩和層１６より構成されている。さらに、第３実施形態の半導体装置は、第２導電型としてのＰ型電界緩和層１６の上に形成された第１導電型としてのＮ型ドレイン領域４と、前記Ｎ型ドレイン領域４と離間して第２導電型ベース層２の上に形成されたＮ型ソース領域３と、Ｎ型ドレイン領域４とＮ型ソース領域３との間に絶縁膜としてのゲート酸化膜５を介して形成されたゲート電極６と、Ｎ型ソース領域３に隣接して形成されたＰ型コンタクト層７と、Ｎ型ソース領域３とＰ型コンタクト層７を同電位で電気的に接続するソース導電体８と、Ｎ型ドレイン領域４を電気的に接続するドレイン導電体９を備えている。
このような第３実施形態の構成において、Ｐ型ベース層２の不純物濃度がＰ型ウェル領域１に比べて高濃度であると共に、Ｎ型ドレイン領域４側のＰ型電界緩和層１６における領域１４よりもＮ型ソース領域３側のＰ型ベース層２における領域１３の方が不純物濃度を高濃度であるように形成している。すなわち、図８に示すように、Ｐ型ウェル領域１をＣ１、Ｐ型電界緩和層１６をＣ２、Ｐ型ベース層２をＣ３、Ｐ型コンタクト層７をＣ４とすると、第１および第２実施形態の半導体装置と同様にＣ１＜Ｃ２＜Ｃ３＜Ｃ４という関係が成立している。このＰ型電界緩和層１６は、Ｐ型ウェル領域１にＮ型の不純物をイオン注入（インプラ―implantation―）することにより形成することができる。
このように、ドレイン領域４側のＰ型電界緩和層１６の不純物濃度を変えることにより図８の不純物プロファイルを実現しているので、第１および第２実施形態に係る半導体装置と同様に、ピンチオフ領域の電界を緩和することができ、これにより寄生ＮＰＮトランジスタがオンすることを防ぐと共に、ホットキャリアに対する劣化を抑制することができる。
なお、図８に示す第３実施形態においても、Ｐ＋型コンタクト層７とＮ＋型ソース領域３とは、同電位であるものと説明したが、別電位であっても構わない。また、ゲート酸化膜５を介してゲート電極６に対向している面のＰ型電界緩和層１６の幅、すなわち、Ｐ型ベース層２とドレイン領域４との間隔Ｄは、図８に示すように、少なくとも０．１μｍである。
以上のように、図８に示された第３実施形態に係る半導体装置は、第２導電型層２と、第２導電型層２に設けられた第１導電型ソース領域３と、第２導電型層２に第１導電型ソース領域３と離間して設けられた第１導電型ドレイン領域４と、第１導電型ソース領域３と第１導電型ドレイン領域４との間の第２導電型層２上に絶縁膜５を介して設けられたゲート電極６と、第２導電型層２に第１導電型ドレイン領域４を取り囲むように設けられた第２導電型領域１６と、を備え、第２導電型領域１６の第２導電型不純物濃度は、第２導電型層２の第２導電型不純物濃度よりも低い、上述した第１の基本構成を有している。
［第４実施形態］
図９は、本発明の第３実施形態に係る半導体装置の構成を示す断面図である。図９において、Ｎ＋型ソース領域３とゲート電極６との間には拡散層３１が設けられている。この拡散層３１は、Ｎ＋型ソース領域３の不純物濃度よりも低い不純物濃度を有している。同様に、Ｎ＋型ドレイン領域４とゲート電極６との間には拡散層３２が設けられている。この拡散層３２は、Ｎ＋型ソース領域３の不純物濃度よりも低い不純物濃度を有している。これらの拡散層３１および３２は、同一のイオン注入プロセスで作成される。
拡散層３１の不純物濃度は拡散層３２の不純物濃度よりも幾分低いが、これらの拡散層の不純物濃度は略々同じである。拡散層３１および３２を設けることにより、空乏層１２が拡散層３２側で延びやすくなり、これによりドレイン領域４側のゲート電極６の端部における電界を緩和することができる。したがって、この第４実施形態により装置の信頼性を向上させることが可能となる。
以上のように、図９に示された第４実施形態に係る半導体装置は、第２導電型層２と、第２導電型層２に設けられた第１導電型ソース領域３と、第２導電型層２に第１導電型ソース領域３と離間して設けられた第１導電型ドレイン領域４と、第１導電型ソース領域３と第１導電型ドレイン領域４との間の第２導電型層２上に絶縁膜５を介して設けられたゲート電極６と、第２導電型層２に第１導電型ソース領域３を取り囲むように設けられかつ第２導電型層２の第２導電型不純物濃度よりも高い第２導電型不純物濃度を有する第２導電型領域１１と、第１導電型ソース領域３とゲート電極６との間の第２導電型領域１１に設けられかつ第１導電型ソース領域３の第１導電型不純物濃度よりも低い第１導電型不純物濃度を有する第１導電型の第１拡散層３１と、第１導電型ドレイン領域４とゲート電極６との間の第２導電型層２に設けられかつ第１導電型ソース領域３の第１導電型不純物濃度よりも低い第１導電型不純物濃度を有する第１導電型の第２拡散層３２とを備える、上述した第２の基本構成を有している。
［第５実施形態］
図１０は、本発明の第３実施形態に係る半導体装置の構成を示す断面図である。図１０において、ゲート電極６のドレイン側と低不純物濃度拡散層２との間には、厚いゲート酸化膜３５が設けられている。このゲート酸化膜３５は、ゲート電極６のソース側とＰ型領域１１との間のゲート酸化膜５よりも厚くなっている。
図１０において、厚いゲート酸化膜３５は段部を有しているが、この厚いゲート酸化膜３５は傾斜していても良い。厚いゲート酸化膜３５は、空乏層１２をゲート電極６の下側の部分に延びやすくして、これにより、ドレイン領域４側のゲート電極６の端部における電界を緩和することができる。したがって、この第５実施形態により装置の信頼性を向上させることが可能となる。
ゲート酸化膜５および３５の全体の厚さを厚くさせた場合、しきい値電圧およびチャネル抵抗が全般的に増加する。これに対して、第５実施形態においては、ソース領域３側のゲート酸化膜５を薄くなるように形成しており、しきい値電圧とオン抵抗の増加を抑えることができる。
以上のように図１０に示された第５実施形態に係る半導体装置は、第２導電型層２と、第２導電型層２に設けられた第１導電型ソース領域３と、第２導電型層２に第１導電型ソース領域３と離間して設けられた第１導電型ドレイン領域４と、第１導電型ソース領域３と第１導電型ドレイン領域４との間の第２導電型層２上に絶縁膜５を介して設けられたゲート電極６と、第２導電型層２に第１導電型ソース領域３を取り囲むように設けられかつ第２導電型層２の第２導電型不純物濃度よりも高い第２導電型不純物濃度を有する第２導電型領域１１と、を備え、ゲート電極６下の絶縁膜５，３５は、第１導電型ソース領域３側５よりも第１導電型ドレイン領域４側３５の方が厚い部分となっている、上述した第３の基本構成を有している。
なお、上記第１ないし第５実施形態においては、第１導電型をＮ型とし、第２導電型をＰ型として構成した場合について説明したが、本発明はこれに限定されず、第１導電型をＰ型とし、第２導電型をＮ型としても、同様の効果を得ることができる。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施可能である。例えば、図８に示した第３実施形態に図７の第２実施形態の膜厚のゲート酸化膜１５の構成を組み合わせて、アバランシェ降伏が最も発生し易いドレイン領域端の電界を緩和するために、ドレイン領域４の端部に対応するゲート電極６の端部におけるゲート酸化膜５の膜厚を、図７のゲート酸化膜１５のように厚く構成するようにしても良い。
第１実施形態の半導体装置の概略構成を示す断面図である。 図１のＹ−Ｙ’間の不純物濃度差の絶対値の変化を示す特性図である。 本願の半導体装置を含む同一基板上ＩＣの構成を示すブロック図である。 図３の制御回路と出力素子のドレイン電流とドレイン−ソース間電圧との関係を示す特性図である。 図３の制御回路と出力素子のドレイン電流とゲート電圧との関係を示す特性図である。 図５のしきい値電圧と印加時間の関係を示す特性図である。 第２実施形態の半導体装置の概略構成を示す断面図である。 第３実施形態の半導体装置の概略構成を示す断面図である。 第４実施形態の半導体装置の概略構成を示す断面図である。 第５実施形態の半導体装置の概略構成を示す断面図である。 従来の半導体装置の概略構成を示す断面図である。 図１１のＸ−Ｘ’間の不純物濃度差の絶対値の変化を示す特性図である。
符号の説明
１ 第２導電（Ｐ−）型ウェル層
２ 第２導電（Ｐ）型層（Ｐ型ベース層）
３ 第１導電（Ｎ＋）型ソース領域
４ 第１導電（Ｎ＋）型ドレイン領域
５ 絶縁膜（ゲート酸化膜）
６ ゲート電極
７ 第２導電（Ｐ＋）型コンタクト層
８ ソース導電体
１１ 高濃度第２導電（Ｐ）型領域
１３ （高不純物濃度）領域
１４ （低不純物濃度）領域
１５ （膜厚）ゲート酸化膜
１６ 第２導電（Ｐ）型電界緩和層
３１ 第１の拡散層
３２ 第２の拡散層
３５ 厚い酸化膜（ゲート酸化膜）

Claims (6)

  1. 第２導電型層と、前記第２導電型層に設けられた第１導電型ソース領域と、前記第２導電型層に前記第１導電型ソース領域と離間して設けられた第１導電型ドレイン領域と、前記第１導電型ソース領域と前記第１導電型ドレイン領域との間の前記第２導電型層上に絶縁膜を介して設けられたゲート電極と、前記第２導電型層に前記第１導電型ドレイン領域を取り囲むように設けられた第２導電型領域と、を備え、
    前記第２導電型領域の第２導電型不純物濃度は、前記第２導電型層の第２導電型不純物濃度よりも低いことを特徴とする半導体装置。
  2. 第２導電型層と、前記第２導電型層に設けられた第１導電型ソース領域と、前記第２導電型層に前記第１導電型ソース領域と離間して設けられた第１導電型ドレイン領域と、前記第１導電型ソース領域と前記第１導電型ドレイン領域との間の前記第２導電型層上に絶縁膜を介して設けられたゲート電極と、前記第２導電型層に前記第１導電型ソース領域を取り囲むように設けられかつ前記第２導電型層の第２導電型不純物濃度よりも高い第２導電型不純物濃度を有する第２導電型領域と、前記第１導電型ソース領域と前記ゲート電極との間の前記第２導電型領域に設けられかつ前記第１導電型ソース領域の第１導電型不純物濃度よりも低い第１導電型不純物濃度を有する第１導電型の第１の拡散層と、前記第１導電型ドレイン領域と前記ゲート電極との間の前記第２導電型層に設けられかつ前記第１導電型ソース領域の第１導電型不純物濃度よりも低い第１導電型不純物濃度を有する第１導電型の第２の拡散層とを備えることを特徴とする半導体装置。
  3. 第２導電型層と、前記第２導電型層に設けられた第１導電型ソース領域と、前記第２導電型層に前記第１導電型ソース領域と離間して設けられた第１導電型ドレイン領域と、前記第１導電型ソース領域と前記第１導電型ドレイン領域との間の前記第２導電型層上に絶縁膜を介して設けられたゲート電極と、前記第２導電型層に前記第１導電型ソース領域を取り囲むように設けられかつ前記第２導電型層の第２導電型不純物濃度よりも高い第２導電型不純物濃度を有する第２導電型領域と、を備え、
    前記絶縁膜は前記第１導電型ソース領域側よりも前記第１導電型ドレイン領域側の方が厚い部分を有することを特徴とする半導体装置。
  4. 前記第２導電型領域の第２導電型不純物濃度は、略々２×１０１７ｃｍ−３程度であると共に、前記第２導電型層の第２導電型不純物濃度は、１×１０１７ｃｍ−３以下であることを特徴とする請求項２又は請求項３に記載の半導体装置。
  5. 前記第２導電型層は前記絶縁膜を介して前記ゲート電極の略々１／３の長さに対向し、前記第２導電型領域は前記絶縁膜を介して前記ゲート電極の略々２／３の長さに対向することを特徴とする請求項２または請求項３半導体装置。
  6. 前記第１の拡散層および前記第２の拡散層は同一のイオン注入プロセスで形成されていることを特徴とする請求項２に記載の半導体装置。
JP2008133996A 2004-10-29 2008-05-22 半導体装置 Pending JP2008235933A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008133996A JP2008235933A (ja) 2004-10-29 2008-05-22 半導体装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004316699 2004-10-29
JP2008133996A JP2008235933A (ja) 2004-10-29 2008-05-22 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2005316433A Division JP2006156988A (ja) 2004-10-29 2005-10-31 半導体装置

Publications (1)

Publication Number Publication Date
JP2008235933A true JP2008235933A (ja) 2008-10-02

Family

ID=36315431

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008133996A Pending JP2008235933A (ja) 2004-10-29 2008-05-22 半導体装置

Country Status (2)

Country Link
US (1) US20060097292A1 (ja)
JP (1) JP2008235933A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010021228A (ja) * 2008-07-09 2010-01-28 Toshiba Corp 半導体装置
JP2010186989A (ja) * 2009-01-15 2010-08-26 Toshiba Corp 半導体装置及びその製造方法
JP2012244039A (ja) * 2011-05-23 2012-12-10 Semiconductor Components Industries Llc 半導体装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7602017B2 (en) * 2007-03-13 2009-10-13 Fairchild Semiconductor Corporation Short channel LV, MV, and HV CMOS devices
JP2009004493A (ja) * 2007-06-20 2009-01-08 Toshiba Corp 半導体装置及びその製造方法
KR101467703B1 (ko) * 2013-10-10 2014-12-02 매그나칩 반도체 유한회사 반도체 소자 및 그 제조 방법
KR20160012459A (ko) * 2014-07-24 2016-02-03 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
KR102177431B1 (ko) 2014-12-23 2020-11-11 주식회사 키 파운드리 반도체 소자

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS511515B1 (ja) * 1970-10-21 1976-01-17
JPS62112372A (ja) * 1985-11-11 1987-05-23 Nec Corp 高耐圧半導体素子
JPS6329588A (ja) * 1986-07-23 1988-02-08 Hitachi Ltd 絶縁ゲ−ト半導体装置とその製造方法
JPH06310717A (ja) * 1993-04-23 1994-11-04 Mitsubishi Electric Corp 電界効果トランジスタ及びその製造方法
JPH07122740A (ja) * 1993-10-20 1995-05-12 Mitsubishi Electric Corp 半導体装置
JPH08186252A (ja) * 1995-01-06 1996-07-16 Nec Corp 半導体装置
JPH10116983A (ja) * 1996-10-11 1998-05-06 Sanyo Electric Co Ltd 半導体装置とその製造方法
JP2004039982A (ja) * 2002-07-05 2004-02-05 Mitsubishi Electric Corp 半導体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4403157A (en) * 1982-02-08 1983-09-06 Teledyne Industries, Inc. Control circuit for light emitting diode
US4626879A (en) * 1982-12-21 1986-12-02 North American Philips Corporation Lateral double-diffused MOS transistor devices suitable for source-follower applications
US4974059A (en) * 1982-12-21 1990-11-27 International Rectifier Corporation Semiconductor high-power mosfet device
US4929991A (en) * 1987-11-12 1990-05-29 Siliconix Incorporated Rugged lateral DMOS transistor structure
JP2698645B2 (ja) * 1988-05-25 1998-01-19 株式会社東芝 Ｍｏｓｆｅｔ
DE69225552T2 (de) * 1991-10-15 1999-01-07 Texas Instruments Inc Lateraler doppel-diffundierter MOS-Transistor und Verfahren zu seiner Herstellung
KR0161398B1 (ko) * 1995-03-13 1998-12-01 김광호 고내압 트랜지스터 및 그 제조방법
US5744372A (en) * 1995-04-12 1998-04-28 National Semiconductor Corporation Fabrication of complementary field-effect transistors each having multi-part channel
KR100468342B1 (ko) * 1996-05-15 2005-06-02 텍사스 인스트루먼츠 인코포레이티드 자기-정렬resurf영역을가진ldmos장치및그제조방법
US6100125A (en) * 1998-09-25 2000-08-08 Fairchild Semiconductor Corp. LDD structure for ESD protection and method of fabrication
WO2000028648A1 (en) * 1998-11-06 2000-05-18 Virginia Tech Intellectual Properties, Inc. A high input voltage, high efficiency, fast transient voltage regulator module (vrm)
US6169442B1 (en) * 1999-04-13 2001-01-02 Analog Devices, Inc. IC monitoring chip and a method for monitoring temperature of a component in a computer
US7115946B2 (en) * 2000-09-28 2006-10-03 Kabushiki Kaisha Toshiba MOS transistor having an offset region
US7427538B2 (en) * 2002-08-16 2008-09-23 Intel Corporation Semiconductor on insulator apparatus and method
US7447919B2 (en) * 2004-04-06 2008-11-04 Hewlett-Packard Development Company, L.P. Voltage modulation for increased reliability in an integrated circuit

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS511515B1 (ja) * 1970-10-21 1976-01-17
JPS62112372A (ja) * 1985-11-11 1987-05-23 Nec Corp 高耐圧半導体素子
JPS6329588A (ja) * 1986-07-23 1988-02-08 Hitachi Ltd 絶縁ゲ−ト半導体装置とその製造方法
JPH06310717A (ja) * 1993-04-23 1994-11-04 Mitsubishi Electric Corp 電界効果トランジスタ及びその製造方法
JPH07122740A (ja) * 1993-10-20 1995-05-12 Mitsubishi Electric Corp 半導体装置
JPH08186252A (ja) * 1995-01-06 1996-07-16 Nec Corp 半導体装置
JPH10116983A (ja) * 1996-10-11 1998-05-06 Sanyo Electric Co Ltd 半導体装置とその製造方法
JP2004039982A (ja) * 2002-07-05 2004-02-05 Mitsubishi Electric Corp 半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010021228A (ja) * 2008-07-09 2010-01-28 Toshiba Corp 半導体装置
JP4595002B2 (ja) * 2008-07-09 2010-12-08 株式会社東芝 半導体装置
US7906808B2 (en) 2008-07-09 2011-03-15 Kabushiki Kaisha Toshiba Semiconductor device
US8212310B2 (en) 2008-07-09 2012-07-03 Kabushiki Kaisha Toshiba Semiconductor device
JP2010186989A (ja) * 2009-01-15 2010-08-26 Toshiba Corp 半導体装置及びその製造方法
JP4703769B2 (ja) * 2009-01-15 2011-06-15 株式会社東芝 半導体装置及びその製造方法
JP2012244039A (ja) * 2011-05-23 2012-12-10 Semiconductor Components Industries Llc 半導体装置

Also Published As

Publication number Publication date
US20060097292A1 (en) 2006-05-11

Similar Documents

Publication Publication Date Title
US10229993B2 (en) LDMOS transistors including resurf layers and stepped-gates, and associated systems and methods
US6713794B2 (en) Lateral semiconductor device
JP4772843B2 (ja) 半導体装置及びその製造方法
JP2008235933A (ja) 半導体装置
US8022477B2 (en) Semiconductor apparatus having lateral type MIS transistor
WO2003021685A1 (fr) Dispositif semi-conducteur et son procede de production
US11705485B2 (en) LDMOS transistors with breakdown voltage clamps
US20100059832A1 (en) Semiconductor device
JP5349885B2 (ja) 半導体装置およびその製造方法
KR100320894B1 (ko) 반도체장치
US20110068406A1 (en) Semiconductor device
KR101222758B1 (ko) 높은 항복 전압 이중 게이트 반도체 디바이스
EP0802567A3 (en) Semiconductor device and manufacturing method thereof
JP2006294990A (ja) 半導体デバイス
JP2005116876A (ja) 半導体装置
JP5055740B2 (ja) 半導体装置
JP2001102569A (ja) 半導体デバイス
JP2002231949A (ja) 半導体装置
US9035381B2 (en) Semiconductor device and method of fabricating the same
JP2006156988A (ja) 半導体装置
JP2005332886A (ja) 半導体装置
CN216871980U (zh) 金属-氧化物半导体场效应晶体管结构
KR101444080B1 (ko) 반도체장치
JPH01111378A (ja) 縦型ｍｏｓ　ｆｅｔ
KR100554038B1 (ko) 반도체 장치

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110127

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110204

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110701